VLSI基于系統(tǒng)級(jí)設(shè)計(jì)方法論文

1、學(xué)院： 專業(yè)： 姓名： 學(xué)號(hào)： 1基于系統(tǒng)級(jí)的VLSI低功耗設(shè)計(jì)電子工程學(xué)院集成電路設(shè)計(jì)與集成系統(tǒng)專業(yè)姓名學(xué)號(hào)摘要：隨著VLSI的高速發(fā)展，低功耗成為除性能、面積之外的重要考慮方向。從早期的TTL到現(xiàn)在VLSI的第一選擇CMOS，人們對(duì)低功耗的研究從未停止。本論文分析研究了CMOS的兩大功耗：靜態(tài)功耗和動(dòng)態(tài)功耗及其產(chǎn)生的原因，并在VLSI系統(tǒng)級(jí)、RTL級(jí)、邏輯級(jí)、算法級(jí)與物理級(jí)低功耗設(shè)計(jì)層次中著重研究了系統(tǒng)級(jí)低功耗設(shè)計(jì)方法中的電源縮放技術(shù)、軟硬件劃分、功耗管理、分布式數(shù)據(jù)處理、系統(tǒng)級(jí)時(shí)鐘分配、降低總線功耗、采用并行處理、采用流水線技術(shù)、選擇低功耗IP及硬件的可編程程序等技術(shù)方法進(jìn)行論述以期完成

2、基于VLSI系統(tǒng)級(jí)的低功耗設(shè)計(jì)。綜述：1、 引言 隨著VLSI不斷的提高集成度和不斷的減小面積，在追求高效高性能芯片的同時(shí)電路的高功耗問題越來越嚴(yán)峻。它不但大大增加了芯片散熱的難度和晶圓封裝的成本，也決定著發(fā)熱損耗、電池壽命和芯片尺寸等。由高溫導(dǎo)致的橋接故障、連線電阻和漏電流變大使得線性時(shí)延和門時(shí)延增加引起線性故障，都會(huì)使電路工作不穩(wěn)定甚至失效作廢對(duì)人體造成危害，智能手機(jī)經(jīng)常性過熱或耗電嚴(yán)重與前段時(shí)間三星note7的爆炸就與此有關(guān)。而可佩戴性設(shè)備又是智能設(shè)備發(fā)展的未來趨勢，如各類智能手環(huán)、Applewatch、谷歌眼鏡等。但谷歌眼鏡在工作狀態(tài)30分鐘已是其工作極限，所以低功耗成了繼面積、性能之

3、后又一大首要研究方向。本論文將對(duì)功耗產(chǎn)生原因進(jìn)行介紹并就VLSI系統(tǒng)級(jí)低功耗設(shè)計(jì)進(jìn)行分析論述。2、 現(xiàn)代VLSI電路結(jié)構(gòu) 早期雙極型數(shù)字集成電路主要是TTL和ECL系列。而現(xiàn)代VLSI多用CMOS結(jié)構(gòu)這是因?yàn)殡m然TTL電路應(yīng)用最早，技術(shù)成熟。但是VLSI要求每個(gè)邏輯單元結(jié)構(gòu)簡單，功耗低。TTL并不與之相符。ECL電路以高功耗換來的高速度并不適合做大規(guī)模集成電路。CMOS電路由于結(jié)構(gòu)簡單，有成對(duì)的PMOS與NMOS管當(dāng)一個(gè)導(dǎo)通另一個(gè)必定截止，所以穩(wěn)定后電路不存在電流，只需要電壓驅(qū)動(dòng)，可節(jié)省能源，降低功耗，增強(qiáng)抗干擾能力，提高扇出系數(shù)，加之其速度也慢慢的接近甚至超過TTL電路，工作電壓范圍寬方便電

4、源電路設(shè)計(jì)、邏輯擺幅大使電路抗干擾能力強(qiáng)、輸入阻抗高、溫度穩(wěn)定性好、抗輻射能力強(qiáng)、可控性好、接口方便等諸多優(yōu)勢所以已經(jīng)占據(jù)主導(dǎo)地位。CMOS圖示如下： 3、 功耗 對(duì)于簡單CMOS門，功耗主要分為動(dòng)態(tài)功耗和靜態(tài)功耗兩大部分。動(dòng)態(tài)功耗如圖1：其誘因主要有三部分1： 1、由邏輯跳變引起的電容功耗，含開關(guān)電流Iac-C ，即開關(guān)功耗。 2、由通路延時(shí)引起的競爭冒險(xiǎn)功耗，含競爭電流Iac-G。 3、由電路瞬間導(dǎo)通引起的短路功耗，含短路電流Iac-S。即短路功耗。由于技術(shù)的不斷改進(jìn)，后兩種電流在Iactive中所占的比例較小，可以忽略。短路功耗： 當(dāng)集成電路制造工藝進(jìn)入深亞微米級(jí)或者更深的納米級(jí)階段后2

5、，由漏電流帶來的電路功耗占了很大比例，這部分稱為靜態(tài)功耗。靜態(tài)功耗如圖2： 圖2 CMOS電路靜態(tài)功耗漏電流包括三個(gè)部分： 1、在MOS管理想的I-V特性曲線中，當(dāng)Vgs小于 Vth 時(shí)，漏極電流 Id 為0。但實(shí)際上，當(dāng)VgsVth時(shí)，MOS晶體管處于表面弱反型狀態(tài)（與開啟時(shí)的強(qiáng)反型有區(qū)別），這個(gè)區(qū)域叫做亞閾值區(qū)。MOS管工作在亞閾值區(qū)時(shí)，溝道中雖然存在反型載流子，但濃度較低，因而此時(shí) Id 很小，但不為0，此電流稱為亞閾值電流ILK-S。 2、當(dāng)柵極與溝道之間的絕緣層厚度Tox小于20埃后，絕緣層僅有原子的厚度，絕緣層過薄使得柵極絕緣層的絕緣效果急速變差，在柵極與源、漏、襯底之間就會(huì)出現(xiàn)漏

6、電流，稱為柵極漏電流ILK-G； 3、進(jìn)入納米工藝時(shí)代后，器件的量子效應(yīng)開始顯現(xiàn)出來，源、漏極和襯底之間，就會(huì)出現(xiàn)反偏結(jié)BTBT漏電流ILK-B。4、 基于系統(tǒng)級(jí)的低功耗設(shè)計(jì) 數(shù)字CMOS電路的低功耗設(shè)計(jì)可以從系統(tǒng)設(shè)計(jì)的各個(gè)階段入手，不同階段可降低的功耗因素不同，設(shè)計(jì)時(shí)需考慮的重點(diǎn)也不同。降低CMOS集成電路功耗的技術(shù)與方法根據(jù)介入設(shè)計(jì)階段和抽象層次的不通主要有系統(tǒng)級(jí)、RTL級(jí)、邏輯級(jí)、算法級(jí)與物理級(jí)低功耗設(shè)計(jì)3。設(shè)計(jì)方法不同，最終低功耗效果也不盡相同。因此在一個(gè)系統(tǒng)設(shè)計(jì)的各個(gè)階段，采用何種低功耗設(shè)計(jì)策略對(duì)減小系統(tǒng)功耗具有十分重要的影響。 在此，本論文對(duì)基于系統(tǒng)級(jí)的低功耗設(shè)計(jì)進(jìn)行分析論述。1、

7、 電源縮放技術(shù) 電源縮放技術(shù)是可變電壓技術(shù)和多電壓技術(shù)的綜合，可變電壓技術(shù)是降低功耗最直接最有效的方法，在時(shí)間上根據(jù)系統(tǒng)工作狀態(tài)和當(dāng)時(shí)所需性能動(dòng)態(tài)分配電壓值并且設(shè)計(jì)時(shí)應(yīng)盡量采用低電壓，因?yàn)榈碗妷嚎纱蠓档凸牡鷥r(jià)是性能的下降。為了減少對(duì)性能的影響可以采用多電壓設(shè)計(jì)方案4即在空間上劃分電壓區(qū)域，用不同電壓對(duì)應(yīng)供電從而降低系統(tǒng)功耗。 2、 軟硬件劃分 在系統(tǒng)級(jí)進(jìn)行低功耗設(shè)計(jì)需要兼顧軟件和硬件的行為，即在系統(tǒng)設(shè)計(jì)時(shí)在軟件和硬件之間進(jìn)行一些劃分。軟硬件劃分是將用編程語言抽象描述的系統(tǒng)功能分成用硬件和軟件來實(shí)現(xiàn)的方法。對(duì)于一個(gè)系統(tǒng)功能，有兩種方法可實(shí)現(xiàn)：在微機(jī)上運(yùn)行軟件和使用專用測試電路并通過建立模型

8、來分析兩者比重。然后比較所得功耗擇優(yōu)而取。在設(shè)計(jì)的起始階段就應(yīng)開始軟硬件劃分，這將對(duì)降低功耗有顯著作用。 系統(tǒng)級(jí)的低功耗設(shè)計(jì)在軟硬件劃分方向一般有兩種途徑：一種是先確定硬件，然后在硬件基礎(chǔ)上確定使功耗最小的指令集。另一種則是在給定的指令集上構(gòu)造使功耗最低的硬件。 3、功耗管理 功耗管理能夠有效避免能源浪費(fèi)，對(duì)處于工作模式和待機(jī)模式的系統(tǒng)，它可分為動(dòng)態(tài)功耗管理和靜態(tài)功耗管理。動(dòng)態(tài)功耗管理是一種使系統(tǒng)或系統(tǒng)單元在不工作時(shí)進(jìn)入低功耗的待機(jī)模式的控制技術(shù)。靜態(tài)功耗管理是當(dāng)系統(tǒng)長時(shí)間處于待機(jī)模式時(shí)，使系統(tǒng)進(jìn)入睡眠模式，自動(dòng)關(guān)閉系統(tǒng)只保留輸入模塊的響應(yīng)。這樣可以降低相應(yīng)功耗，但由于系統(tǒng)進(jìn)入睡眠模式和恢復(fù)工

9、作模式都存在額外功耗，所以適用于長時(shí)間處于睡眠模式的系統(tǒng)4。動(dòng)態(tài)功耗管理模型示意圖如下：4、 分布式數(shù)據(jù)處理 分布式數(shù)據(jù)處理是對(duì)電路進(jìn)行有效劃分，盡量在模塊內(nèi)部處理數(shù)據(jù)，去避免高功耗的總線操作。低功耗電路劃分包括微處理器，存儲(chǔ)器和控制器，可分為中央式和分布式結(jié)構(gòu)。分布式結(jié)構(gòu)比中央式機(jī)構(gòu)功耗更低。 數(shù)據(jù)處理結(jié)構(gòu)分類如下： 5、 系統(tǒng)級(jí)時(shí)鐘分配 系統(tǒng)級(jí)時(shí)鐘分配相比電源縮放技術(shù)更容易實(shí)現(xiàn)所以應(yīng)用更為廣范。加入時(shí)鐘控制模塊，根據(jù)需求將系統(tǒng)分為不同工作模式并且分配不同頻率時(shí)鐘，關(guān)閉不用時(shí)鐘。而時(shí)鐘的分配可通過軟件或者內(nèi)部狀態(tài)機(jī)FSM來實(shí)現(xiàn)。一般將系統(tǒng)時(shí)鐘分為四類工作模式：NORMAL、SLOW、IDEL

10、、SLEEP。（1） NORMAL：采用PLL時(shí)鐘，送到core及外圍電路；（2） SLOW：使用外部時(shí)鐘；（3） IDEL：只將時(shí)鐘送給外圍電路，關(guān)掉core時(shí)鐘信號(hào)；（4） SLEEP：只給時(shí)鐘喚醒電路等提供時(shí)鐘信號(hào)。6、 降低總線功耗 系統(tǒng)總包含一定數(shù)量的總線。由于總線負(fù)載大、連線長、電容大、數(shù)據(jù)傳輸密度高等特點(diǎn)，總線產(chǎn)生了大量功耗，約占整個(gè)芯片總功耗的10%-20%。 （1）減少數(shù)據(jù)在總線上傳輸時(shí)的電平翻轉(zhuǎn)活動(dòng)對(duì)降低總線功耗非常有效。比如Gray Code和One Hot碼通過對(duì)二進(jìn)制數(shù)編碼，實(shí)現(xiàn)連續(xù)兩個(gè)二進(jìn)制數(shù)之間只有一位不同，因而在總線傳輸連續(xù)變化數(shù)據(jù)時(shí)，只有一位變化，總線翻轉(zhuǎn)活動(dòng)

11、減少，從而降低了功耗5。如圖: （2）減小總線上信號(hào)的電壓變化幅度(通常小于1V)對(duì)降低具有特大電容總線的功耗非常有效。缺點(diǎn)是增加了總線和功能模塊之間的信號(hào)電平的變換電路4。 （3）對(duì)總線進(jìn)行分段控制。這是為了減小總線的實(shí)際電容-根據(jù)總線和功能模塊連接的物理結(jié)構(gòu),在信號(hào)傳輸時(shí)隔斷總線的無關(guān)部分,以達(dá)到降低功耗的作用。7、 采用并行處理 并行處理常用于數(shù)字信號(hào)處理部分，可降低系統(tǒng)工作頻率從而降低功耗。但這是犧牲面積換來的，所以需要進(jìn)行平衡。并行處理的基本思路是將一條數(shù)據(jù)的工作分給兩條線路，所以每條線路的工作頻率降為原來一半，允許時(shí)延增加一倍，從而可以采用較低的電壓。8、 采用流水線技術(shù)流水結(jié)構(gòu)就

12、是采用插入寄存器的辦法降低組合路徑長度，提高電路的工作速度，并在此墓礎(chǔ)上降低工作電壓，從而降低功耗6。采用流水線技術(shù)可將一個(gè)較長的組合路徑分為M級(jí)流水線，路徑長度縮短為原來的1/M，使一個(gè)時(shí)鐘周期內(nèi)充放電電容變?yōu)镃/M。加入流水線后，時(shí)鐘速度不變，則在一個(gè)時(shí)鐘周期內(nèi)，只需要對(duì)C/M進(jìn)行充放電。因此在相同速度要求下，可采用較低電壓源來驅(qū)動(dòng)電路，降低整體功耗。9、 選擇低功耗IP 選對(duì)于軟核，固核，硬核三種IP選擇時(shí)，除了性能之外，功耗也是一個(gè)需要考慮的問題。10、 硬件的可編程程序 為了降低功耗，應(yīng)該最好使用專用電路，避免過多的不必要的可編程處理器。但面積比較大，可擴(kuò)展有限。 個(gè)人觀點(diǎn) 以上基于

13、VLSI系統(tǒng)級(jí)的低功耗設(shè)計(jì)技術(shù)從不同方面探討降低功耗的方法，并且每一種方法都有很大的實(shí)現(xiàn)的可能，下面就幾種方法進(jìn)行進(jìn)一步個(gè)人闡述。 第一種電源縮放技術(shù)（可變電壓技術(shù)+多電壓技術(shù)）幾乎完美直接的解決了低功耗問題但是電壓轉(zhuǎn)換電路的功耗和電壓轉(zhuǎn)換時(shí)間對(duì)性能的影響不同信號(hào)電平轉(zhuǎn)換的系統(tǒng)代價(jià)是其主要的制約因素。 （1） （2） （3） 以上3幅圖對(duì)應(yīng)著多電壓的三種分配形式，分別是： （1）各電壓區(qū)域具有單一固定電壓。 （2）各電壓區(qū)域具有多個(gè)固定電壓，電壓的選擇由軟件決定。 （3）各電壓區(qū)域具有多重可變電壓，具體由軟件選擇。 電壓區(qū)域示意圖： 電壓模式控制單元如下4： 功耗管理分為動(dòng)態(tài)功耗管理和靜態(tài)功耗

14、管理，由于系統(tǒng)在工作狀態(tài)和待機(jī)狀態(tài)之間的轉(zhuǎn)換需要時(shí)間,將影響系統(tǒng)性能.所以此項(xiàng)技術(shù)的關(guān)鍵在于如何根據(jù)系統(tǒng)的狀態(tài)決定系統(tǒng)何時(shí)進(jìn)入低功耗的休眠狀態(tài)，并由此發(fā)展了兩類技術(shù):（1）基于預(yù)測算法（2）基于隨機(jī)控制4。 并行結(jié)構(gòu)的優(yōu)缺點(diǎn)很明顯，因?yàn)樗鼘⒍鄠€(gè)單元塊并行，數(shù)目增多帶來的問題就是面積增大成本增加，而相應(yīng)的布線長度也會(huì)增加使得線電容增大。而且電壓不能隨意降低，它必須受到閾值電壓的限制，一旦電壓接近閾值電壓將引起延遲退化。所以設(shè)計(jì)時(shí)應(yīng)當(dāng)充分考慮分析。下圖給出了并行結(jié)構(gòu)基本示意圖： 流水線結(jié)構(gòu)和并行結(jié)構(gòu)設(shè)計(jì)思路相似，如下圖兩級(jí)流水線結(jié)構(gòu)示例它是將一個(gè)乘法器分為兩部分中間插入流水線寄存器在電路工作頻率不

15、變的條件下大幅降低電源電壓使得電路功耗降低但缺陷6，和并行結(jié)構(gòu)相類似就是寄存器的存在增加了電路面積，而且寄存器所需要的時(shí)鐘控制使時(shí)鐘單元需要承擔(dān)工作的工作，流水線輸出信號(hào)等效時(shí)間也是一個(gè)重要問題。 從以上的分析中可以基本了解基于系統(tǒng)級(jí)的低功耗設(shè)計(jì)方法，但只基于系統(tǒng)級(jí)并不能完美解決VLSI的低功耗，應(yīng)該綜合更多的設(shè)計(jì)層次如RTL級(jí)、邏輯級(jí)、算法級(jí)與物理級(jí)，這種多層次設(shè)計(jì)方法可以讓低功耗設(shè)計(jì)方案更加有效7。而且功耗問題的解決也不應(yīng)當(dāng)局限于硅晶圓本身，換種材料有時(shí)可以事半功倍。隨著基于硅材料的集成電路工藝發(fā)展已經(jīng)逐步進(jìn)入瓶頸期，找到合適的材料替代硅是大勢所趨8，新型二維半導(dǎo)體材料如石墨烯(二維碳原子

16、層)、二硫化鉬(MoS2)和Germanane(單原子層鍺)的研究也已取得進(jìn)展，石墨烯的內(nèi)在缺陷是能隙太小不適合用作晶體管，而MoS2和Germanane相對(duì)于石墨烯的優(yōu)勢則有內(nèi)在的能隙。黑磷和作為“二維材料的挑戰(zhàn)者”的硅烯也進(jìn)入人們的視線，其中石墨烯高于硅的142.86倍的電子遷移率和超導(dǎo)的導(dǎo)電性簡直是高性能低功耗的夢幻材料但是高昂的成本卻是制約其技術(shù)發(fā)展和應(yīng)用推廣的主要問題。相信隨著新材料化學(xué)的發(fā)展和人們對(duì)硅芯片的更多研究VLSI低功耗設(shè)計(jì)可信手拈來。參考文獻(xiàn)1程鵬. CMOS設(shè)計(jì)中從電路到寄存器傳輸級(jí)的功耗分析J. 煤炭技術(shù),2011,02:36-38.2王棟,蔡葒. 深亞微米工藝下系統(tǒng)芯片低功耗技術(shù)J. 電子與封裝,2011,01:37-40.3樊持杰,司巧梅,張丹. VLSI低功耗設(shè)計(jì)方法的研究J. 電腦與電信,201