modelsim初級使用教程.doc

1、Modelsim初級使用教程（轉(zhuǎn)）一、Modelsim簡介Modelsim仿真工具是Model 公司開發(fā)的。它支持Verilog 、VHDL 以及他們的混合仿真，它可以將整個程序分步執(zhí)行，使設(shè)計者直接看到他的程序下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟任何時刻都可以查看任意變量的當(dāng)前值，可以在 Dataflow 窗口查看某一單元或模塊的輸入輸出的連續(xù)變化等，比 quartus 自帶的仿真器功能強(qiáng)大的多，是目前業(yè)界最通用的仿真器之一。對于初學(xué)者， modelsim自帶的教程是一個很好的選擇，在Help->SE PDFDocumentation->Tutorial里面 .它從簡單到

2、復(fù)雜、從低級到高級詳細(xì)地講述了modelsim的各項功能的使用，簡單易懂。但是它也有缺點(diǎn)，就是它里面所有事例的初期準(zhǔn)備工作都已經(jīng)放在 example 文件夾里，直接將它們添加到modelsim就可以用，它假設(shè)使用者對當(dāng)前操作的前期準(zhǔn)備工作都已經(jīng)很熟悉，所以初學(xué)者往往不知道如何做當(dāng)前操作的前期準(zhǔn)備。二、安裝同許多其他軟件一樣，ModelsimSE 同樣需要合法的License, 通常我們用Kengen 產(chǎn)生license.dat 。1解壓安裝工具包開始安裝，安裝時選擇Full product安裝。當(dāng)出現(xiàn)Install Hardware Security KeyDriver 時選擇否。當(dāng)出現(xiàn)Add

3、 Modelsim To Path選擇是。出現(xiàn) Modelsim LicenseWizard 時選擇 Close 。2在 C 盤根目錄新建一個文件夾flexlm ，用 Keygen 產(chǎn)生一個License.dat, 然后復(fù)制到該文件夾下。若 License 通過，但是打開ModelSim仍出錯，則將系統(tǒng)時間調(diào)到 2008 年之前，重新生成 License ，再將時間調(diào)回來即可。3修改系統(tǒng)的環(huán)境變量。 右鍵點(diǎn)擊桌面我的電腦圖標(biāo)， 屬性 -> 高級 -> 環(huán)境變量 -> （系統(tǒng)變量）新建。按下圖所示內(nèi)容填寫，變量值內(nèi)如果已經(jīng)有別的路徑了，請用; 將其與要填的路徑分開。 LM_LI

4、CENSE_FILE= c:flexlmlicense.dat4安裝完畢，可以運(yùn)行。注意： 1 、電腦的用戶名不能為中文；2、安裝路徑不能出現(xiàn)中文和空格，只能有數(shù)字、英文字母和下劃線 _組成；3、若計算機(jī)還需要使用ModelSim-Altera 6.4a (Quartus II9.0) ，可不需做任何額外的設(shè)定，ModelSim SE 6.3g會自動抓到這個系統(tǒng)變量，并使用這個licensefile ；反之亦然。圖 1設(shè)置 modelsim所需環(huán)境變量（用戶）PS ：建立Quartus II和 modelsim的聯(lián)系完成上述工作之后需要在Quartus II中設(shè)置modelsim路徑， Qua

5、rtus II菜單 Tools >General >EDA Tool Options ，進(jìn)行相關(guān)設(shè)置，如 modelsim ：C:Modeltech_6.3gwin32如圖 2 所示。圖 2設(shè)置 modelsim路徑在 Quartus II建立工程時，設(shè)置modelsim作為仿真軟件，或者是在 Assignments >EDA ToolSettings 進(jìn)行設(shè)置。三、Modelsim仿真方法Modelsim的仿真分為前仿真和后仿真，下面先具體介紹一下兩者的區(qū)別。3.1前仿真前仿真也稱為功能仿真，主旨在于驗證電路的功能是否符合設(shè)計要求，其特點(diǎn)是不考慮電路門延遲與線延遲，主要是驗

6、證電路與理想情況是否一致。可綜合 FPGA 代碼是用 RTL 級代碼語言描述的， 其輸入為 RTL 級代碼與 Testbench.3.2后仿真后仿真也稱為時序仿真或者布局布線后仿真，是指電路已經(jīng)映射到特定的工藝環(huán)境以后，綜合考慮電路的路徑延遲與門延遲的影響，驗證電路能否在一定時序條件下滿足設(shè)計構(gòu)想的過程，是否存在時序違規(guī)。其輸入文件為從布局布線結(jié)果中抽象出來的門級網(wǎng)表、Testbench和擴(kuò)展名為SDO或 SDF 的標(biāo)準(zhǔn)時延文件。 SDO 或 SDF 的標(biāo)準(zhǔn)時延文件不僅包含門延遲，還包括實際布線延遲，能較好地反映芯片的實際工作情況。一般來說后仿真是必選的，檢查設(shè)計時序與實際的 FPGA 運(yùn)行情

7、況是否一致， 確保設(shè)計的可靠性和穩(wěn)定性。選定了器件分配引腳后在做后仿真。3.3Modelsim仿真的基本步驟Modelsim的仿真主要有以下幾個步驟：(1) 建立庫并映射庫到物理目錄；(2) 編譯原代碼（包括 Testbench ）；(3) 執(zhí)行仿真。上述 3 個步驟是大的框架，前仿真和后仿真均是按照這個框架進(jìn)行的，建立 modelsim 工程對前后仿真來說都不是必須的。3.3.1 建立庫在執(zhí)行一個仿真前先建立一個單獨(dú)的文件夾，后面的操作都在此文件下進(jìn)行，以防止文件間的誤操作。然后啟動Modelsim將當(dāng)前路徑修改到該文件夾下，修改的方法是點(diǎn)File->ChangeDirectory 選

8、擇剛剛新建的文件夾見下圖。圖3新建文件夾做前仿真的時候，推薦按上述建立新的文件夾。做后仿真的時候，在QuartusII 工程文件夾下會出現(xiàn)一個文件夾：工程文件夾simulationmodelsim，前提是正確編譯Quartus II工程；因此，不必再建立新的文件夾了。仿真庫是存儲已編譯設(shè)計單元的目錄，modelsim中有兩類仿真庫，一種是工作庫，默認(rèn)的庫名為work, 另一種是資源庫。 Work 庫下包含當(dāng)前工程下所有已經(jīng)編譯過的文件。所以編譯前一定要建一個work 庫，而且只能建一個work 庫。資源庫存放 work 庫中已經(jīng)編譯文件所要調(diào)用的資源，這樣的資源可能有很多，它們被放在不同的資源

9、庫內(nèi)。例如想要對綜合在 cyclone 芯片中的設(shè)計做后仿真，就需要有一個名為 cyclone_ver 的資源庫。映射庫用于將已經(jīng)預(yù)編譯好的文件所在的目錄映射為一個 modelsim 可識別的庫，庫內(nèi)的文件應(yīng)該是已經(jīng)編譯過的，在 Workspace 窗口內(nèi)展開該庫應(yīng)該能看見這些文件，如果是沒有編譯過的文件在庫內(nèi)是看不見的。建立仿真庫的方法有兩種。一種是在用戶界面模式下，點(diǎn) File->New->Library出現(xiàn)下面的對話框，選擇anew library and a logical mapping to it,在 LibraryName 內(nèi)輸入要創(chuàng)建庫的名稱，然后OK ，即可生成一

10、個已經(jīng)映射的新庫。另一種方法是在Transcript窗口輸入以下命令：vlibworkvmap workwork圖 4建立仿真庫如果要刪除某庫，只需選中該庫名，點(diǎn)右鍵選擇Delete即可。需要注意的是不要在modelsim外部的系統(tǒng)盤內(nèi)手動創(chuàng)建庫或者添加文件到庫里；也不要 modelsim 用到的路徑名或文件名中使用漢字，因為 modelsim 可能無法識別漢字而導(dǎo)致莫名其妙的錯誤。3.3.2 編寫與編譯測試文件在編寫 Testbench 之前，最好先將要仿真的目標(biāo)文件編譯到工作庫中，點(diǎn) Compile->Compile 或，將出現(xiàn)下面的對話框， 圖 5編譯目標(biāo)文件在 Library 中

11、選擇工作庫，在查找范圍內(nèi)找到要仿真的目標(biāo)文件 (Library 選擇剛才建立的庫，查找范圍選擇目標(biāo)文件所在的文件夾 )，然后點(diǎn) Compile 和 Done ；或在命令行輸入 vlogCounter.v 。此時目標(biāo)文件已經(jīng)編譯到工作庫中，在Library中展開 work 工作庫會發(fā)現(xiàn)該文件。當(dāng)對要仿真的目標(biāo)文件進(jìn)行仿真時需要給文件中的各個輸入變量提供激勵源，并對輸入波形進(jìn)行的嚴(yán)格定義，這種對激勵源定義的文件稱為 Testbench ，即測試臺文件。下面先講一下 Testbench 的產(chǎn)生方法。方法一：我們可以在 modelsim 內(nèi)直接編寫 Testbench ，而且 modelsim 還提供

12、了常用的各種模板。具體步驟如下：執(zhí)行 File->New->Source->verilog ，或者直接點(diǎn)擊工具欄上的新建圖標(biāo)， 會出現(xiàn)一個 verilog 文檔編輯頁面， 在此文檔內(nèi)設(shè)計者即可編輯測試臺文件。需要說明的是在Quartus 中許多不可綜合的語句在此處都可以使用，而且 testbench 只是一個激勵源產(chǎn)生文件，只要對輸入波形進(jìn)行定義以及顯示一些必要信息即可，切記不要編的過于復(fù)雜，以免喧賓奪主。Modelsim提供了很多Testbench模板，我們直接拿過來用可以減少工作量。在verilog 文檔編輯頁面的空白處右鍵點(diǎn)ShowLanguage Templates然

13、后會出現(xiàn)一個加載工程，接著你會發(fā)現(xiàn)在剛才的文檔編輯窗口左邊出現(xiàn)了一個 Language Templates 窗口 ,見下圖。圖 6 應(yīng)用模板生成 Testbench 文件雙擊 CreatTestbench 會出現(xiàn)一個創(chuàng)建向?qū)?，見下圖。圖 7創(chuàng)建向?qū)нx擇 SpecifyDesignUnit 工作庫下， work 工作庫下的目標(biāo)文件，點(diǎn)Next, 出現(xiàn)下面對話框：圖 8設(shè)置 Testbench向?qū)Э梢灾付?Testbench 的名稱以及要編譯到的庫等， 此處我們使用默認(rèn)設(shè)置直接點(diǎn) Finish 。這時在 Testbench 內(nèi)會出現(xiàn)對目標(biāo)文件的各個端口的定義還有調(diào)用函數(shù)接下來，設(shè)計者可以自己往Te

14、stbench內(nèi)添加內(nèi)容了 ( 有注釋的為添加的內(nèi)容 )，然后保存為.v 格式即可。按照前面的方法把Testbench文件也編譯到工作庫中。圖9生成及修改后的Testbench文件方法二：在Quartus II內(nèi)編寫并編譯Testbench，之后將Testbench和目標(biāo)文件放在同一個文件夾下，按照前面的方法把Testbench文件和目標(biāo)文件都編譯到工作庫中之后。PS ：如果在工作庫中沒有該文件(在 Testbench文件沒有端口的情況下 )，則在 Simulate >StartSimulate卡片中去掉優(yōu)化選項，如下圖所示。之后再重新編譯，即可在工作庫中找到該文件。圖 10去掉優(yōu)化選項

15、3.3.3 執(zhí)行仿真因為仿真分為前仿真和后仿真，下面分別說明如何操作。前仿真前仿真，相對來說是比較簡單的。在上一步我們已經(jīng)把需要的文件編譯到工作庫內(nèi)了，現(xiàn)在我們只需點(diǎn)simulate->StartSimulation或快捷按鈕會出現(xiàn) start simulate對話框。點(diǎn)擊Design標(biāo)簽選擇Work庫下的Testbench文件，然后點(diǎn)OK即可，也可以直接雙擊Testbench文件Counter_tb.v，此時會出現(xiàn)下面的界面。圖11 startsimulate在主界面中會多出來一個Objects 窗口，里面顯示Testbench里定義的所有信號引腳,在 Workspace里也會多出來一

16、個Sim 標(biāo)簽。右鍵點(diǎn)擊Counter_tb.v, 選擇 Add->Addto Wave ，如下圖所示。然后將出現(xiàn)Wave 窗口，現(xiàn)在就可以仿真了，見下圖。圖12Wave 窗口窗口里面已經(jīng)出現(xiàn)了待仿真的各個信號，點(diǎn)將開始執(zhí)行仿真到 100ns, 繼續(xù)點(diǎn)仿真波形也將繼續(xù)延伸，見下圖。圖 13仿真波形若點(diǎn)，則仿真一直執(zhí)行，直到點(diǎn)才停止仿真。也可以在命令行輸入命令：run1000則執(zhí)行仿真到 1000ns, 后面的 1000 也可以是別的數(shù)值，設(shè)計者可以修改。在下一次運(yùn)行該命令時將接著當(dāng)前的波形繼續(xù)往后仿真。至此，前仿真步驟完成。后仿真這里是采用的Cycloneii 做的一個 counter

17、的例子。后仿真與前仿真的步驟大體相同，只不過中間需要添加仿真庫 (和所選器件及所有 IPCore 相關(guān) )、網(wǎng)表和延時文件的步驟。后仿真的前提是 quartus 已經(jīng)對要仿真的目標(biāo)文件進(jìn)行編譯，并生成 modelsim 仿真所需要的 .vo 文件 (網(wǎng)表文件 ) 和.sdo 文件（時延文件） ，具體操作過程又有兩種方法，一種是通過 Quartus 調(diào)用 Modelsim ，Quartus 在編譯之后自動把仿真需要的 .vo 文件以及需要的仿真庫加到modelsim中，操作簡單；一種是手動將需要的文件和庫加入modelsim進(jìn)行仿真，這種方法可以增加主觀能動性， 充分發(fā)揮 modelsim 的強(qiáng)

18、大仿真功能。通過 Quartus 調(diào)用 Modelsim使用這種方法時首先要對Quartus 進(jìn)行設(shè)置。先運(yùn)行 Quartus ，打開要仿真的工程，點(diǎn)菜單欄的Assignments ，點(diǎn) EDA Toolsettings ，選中左邊Category中的 Simulation. ，在右邊的Toolname 中選 ModelSim(Verilog),選中下面的Run Gate LevelSimulationautomatically after complication.見下圖。圖14對 Quartus 進(jìn)行設(shè)置Quartus 中的工程準(zhǔn)備好之后點(diǎn)擊startcomplication按鈕，此時 m

19、odelsim會自動啟動，而quartus處于等待狀態(tài) （前提是系統(tǒng)環(huán)境變量中用戶變量中PATH 要設(shè)置好 modelsim安裝路徑 ,如： D:Modeltech_6.3win32）。在打開的 modelsim 的 Workspace窗口中你會發(fā)現(xiàn)多了工作庫和資源庫，而且work 庫中出現(xiàn)了需要仿真的文件。Modelsim自動將 quartus 生成的 .vo 文件編譯到work 庫，并建立相應(yīng)的資源庫。如圖所示。圖15Quartus II編譯之后自啟動modelsim觀察庫，可以發(fā)現(xiàn)，多了verilog_libs庫、gate_work庫和 work 庫，但是在 工程文件夾 simulati

20、onmodelsim 下，只有 verilog_libs 和 gate_work 文件夾，為什么庫里面卻多了一個 work 庫呢？而且 gate_work 庫和 work 庫文件內(nèi)容相同！gate_work庫是 Quartus II編譯之后自動生成的，而 work 庫是 modelsim默認(rèn)庫。仔細(xì)觀察二者路徑，二者路徑相同，均為gate_work 文件夾，可知modelsim將 gate_work庫映射到work庫。因此，在后續(xù)的工作中操作 gate_work 庫或者 work 庫都能得到正確結(jié)果。編寫測試臺程序Counter_tb.v，最好放在生成的 .vo 文件所在的目錄，以方便在需要手

21、動仿真時使用。點(diǎn) Compile 在出現(xiàn)的對話框中選中 Counter_tb.v 文件，然后點(diǎn) Compile 按鈕 ,編譯結(jié)束后點(diǎn) Done ，這時在 Work 庫中會出現(xiàn)測試臺文件。如下圖所示。圖 16編譯測試文件點(diǎn)擊 simulate->StartSimulation或快捷按鈕會出現(xiàn) startsimulate 對話框。點(diǎn)擊 Design 標(biāo)簽選擇 Work 庫下的 Counter_tb.v 文件，然后點(diǎn)擊 Libraries 標(biāo)簽在 SearchLibrary 中點(diǎn)擊 Add 按鈕，選擇仿真所需要的資源庫（如果不知道需要選擇哪個庫，可以先直接點(diǎn)Compile看出現(xiàn)的錯誤提示中說需

22、要的庫名，然后再重復(fù)上述步驟）見下圖。圖17選擇仿真所需要的資源庫再點(diǎn) startsimulate 對話框的 SDF 標(biāo)簽。在出現(xiàn)的對話框的 SDF File 框內(nèi)加入 .sdo 時延文件路徑。在 Apply To Region 框內(nèi)有一個“ / ”，在“ / ”的前面輸入測試臺文件名，即“ Counter_tb ”，在它的后面輸入測試臺程序中調(diào)用被測試程序時給被測試程序起的名稱，本例中為“DUT”，見下圖。然后點(diǎn)OK 。后面觀察波形與前仿真步驟相同。圖 18添加 .sdo 文件自動仿真和手動仿真的區(qū)別：這種方法比較簡單，因為 Quartus II 調(diào)用 Modelsim，所以除了生成自動生成

23、了modelsim仿真所需要的 .vo 文件(網(wǎng)表文件 )和 .sdo 文件（時延文件） 外，還生成了gate_work文件夾、 verilog_libs 文件夾； gate_work 文件夾 (可以叫工作庫，也可以叫編譯庫 )下存放了已編譯的文件， verilog_libs文件夾下存放了仿真所需要的資源庫，上例是cycloneii_ver庫(文件夾 )。而手動仿真則需要自己添加這些文件和庫。具體如下。手動仿真手動仿真需要自己添加文件和編譯庫，但可以充分發(fā)揮 modelsim 強(qiáng)大的仿真功能。 操作時也要先對 quartus 進(jìn)行設(shè)置，設(shè)置與前面相同只是不要選中RunGate Level Si

24、mulation automatically aftercomplication 。然后啟動modelsim ，將當(dāng)前路徑改到工程文件夾 simulationmodelsim下。如下圖所示。圖19啟動modelsim相比中，這里少了一些庫(實際是 verilog_libs庫、gate_work庫和 work 庫 )，因此下面要添加一個庫。新建一個庫，此處默認(rèn)庫名為work ，此時， 工程文件夾simulationmodelsim文件夾下出現(xiàn)了一個work 文件夾，work 庫下面沒有目標(biāo)文件和測試文件，即work 文件夾下沒有任何文件，建庫的目的就是將編譯的文件都放在該庫里，即放在該文件夾下。

25、編譯之前，還需要添加仿真所需要的資源庫 cycloneii_atoms( 用到 EP2C8) ，將 D:altera90quartusedasim_lib 目錄下的 cycloneii_atoms 文件復(fù)制到 .vo 所在的目錄，即 工程文件夾 simulationmodelsim 下。如果按照中的方法編寫testbench并同樣放在在的目錄，這時點(diǎn)Compile 下的 Compile 或點(diǎn)將會出現(xiàn)下面的對話框，將所選文件進(jìn)行編譯。圖編譯所需文件和資源庫.vo 20所編譯完成之后， work 工作庫下多了很多文件， 同樣 work 文件夾下也多了很多文件 (夾 )，建庫的目的可見一斑，其中有

26、Counter_tb 測試文件和 counter 目標(biāo)文件。點(diǎn)擊simulate->StartSimulation或快捷按鈕會出現(xiàn) start simulate對話框。這里和相比只有Libraries 標(biāo)簽在 SearchLibrary 時不一樣，其余 2 項都一樣。Libraries標(biāo)簽在 SearchLibrary 的設(shè)置如下圖。圖21選擇仿真所需要的資源庫后面的觀察波形步驟跟前面一樣。四、觀察波形的一些方法和技巧。4.1 手動創(chuàng)建輸入波形(待定 )對于復(fù)雜的設(shè)計文件， 最好是自己編寫 testbench 文件，這樣可以精確定義各信號以及各個信號之間的依賴關(guān)系等，提高仿真效率。對于一

27、些簡單的設(shè)計文件，也可以在波形窗口自己創(chuàng)建輸入波形進(jìn)行仿真。具體方法是鼠標(biāo)右擊work 庫里的目標(biāo)仿真文件 counter.v ，然后點(diǎn)createwave ，彈出 wave default窗口。如下圖所示。圖22 Addto Wave在 wave 窗口中選中要創(chuàng)建波形的信號，如此例中的CLK ，然后右鍵點(diǎn)擊，選擇Create/Modify/Wave項出現(xiàn)下面的窗口：圖23設(shè)置輸入波形在 Patterns 中選擇輸入波形的類型，然后分別在右邊的窗口中設(shè)定起始時間、終止時間以及單位，再點(diǎn)Next 出現(xiàn)下面的窗口，我們把初始值的HiZ 改為 0，然后修改時鐘周期和占空比，然后點(diǎn)Finish 。圖

28、24設(shè)置輸入波形接著繼續(xù)添加其他輸入波形，出現(xiàn)下面的結(jié)果。前面出現(xiàn)的紅點(diǎn)表示該波形是可編輯的。后面的操作與用testbench文本仿真的方法相同。圖 25仿真波形4.2 觀察特定信號波形如果設(shè)計者只想查看指定信號的波形，可以先選中objects 窗口中要觀察的信號，然后點(diǎn)右鍵選擇Addto Wave->Selectedsignals, 見下圖，那么在 Wave 窗口中只添加選中的信號。圖26查看特定信號波形4.3 保存和導(dǎo)入波形文件(待定 )如果要保存波形窗口當(dāng)前信號的分配，可以點(diǎn) File->Save, 在出現(xiàn)的對話框中設(shè)置保存路徑及文件名， 保存的格式為 .do 文件。如果是想

29、導(dǎo)出自己創(chuàng)建的波形（在文章最后有詳細(xì)的解釋）可以選擇 File->ExportWaveform在出現(xiàn)的對話框中選擇EVCD File并進(jìn)行相關(guān)設(shè)置即可。如果導(dǎo)入設(shè)計的波形選擇File->ImportECVD 即可。4.4 Dataflow窗口觀察信號波形在主界面中點(diǎn)View->Dataflow可以看到會出現(xiàn)dataflow 窗口，在objects 窗口中拖一個信號到該窗口中，你會發(fā)現(xiàn)在dataflow 窗口中出現(xiàn)你剛才選中信號所在的模塊，如果雙擊模塊的某一引腳，會出現(xiàn)與該引腳相連的別的模塊或者引線，見下圖。圖27Dataflow窗口在 dataflow 窗口中點(diǎn) View->ShowWave ，會在 dataflow 窗口中出現(xiàn)一個wave 窗口，雙擊上面窗口中的某一模塊，則在下面的wave 窗口中出現(xiàn)與該模塊相連的所有信號，如果已經(jīng)執(zhí)行過仿真，在wave 窗口中還會出現(xiàn)對應(yīng)的波形，見下