課程設(shè)計（論文）基于FPGA的雷達(dá)中心控制器的設(shè)計

1、 基于fpga的雷達(dá)中心控制器的設(shè)計摘要：對于現(xiàn)代雷達(dá)對數(shù)據(jù)處理和實(shí)時監(jiān)控方面的要求越來越高，所以對計算機(jī)的要求越來越高，故此有必要在雷達(dá)和計算機(jī)之間加一個實(shí)時控制器。對計算機(jī)的要求越來越高的方面主要有兩個：一是雷達(dá)的周期越來越短，二是對雷達(dá)探測的實(shí)時監(jiān)控。這兩個方面使得計算機(jī)的要求越來越高，計算機(jī)的壓力配置可能達(dá)不到數(shù)據(jù)處理的要求，即使達(dá)到成本也很高，故加中心控制器。其研究目的為了解決雷達(dá)與計算機(jī)之間的數(shù)據(jù)處理問題，在計算機(jī)與雷達(dá)之間加一個雷達(dá)中心控制器，實(shí)現(xiàn)數(shù)據(jù)的快速處理及實(shí)時監(jiān)控。 實(shí)驗(yàn)方法是利用fpga的vhdl編程的方法，實(shí)現(xiàn)對雷達(dá)中心控制器的設(shè)計及實(shí)現(xiàn)。該實(shí)驗(yàn)是對兩路模擬數(shù)據(jù)進(jìn)行一

2、系列的處理，首先是fir濾波，再數(shù)據(jù)暫存及dsp鏈路口通信，最終輸出相應(yīng)的數(shù)據(jù)。由于fir濾波對輸入不同的數(shù)據(jù)輸出相應(yīng)的數(shù)據(jù)，結(jié)果也要按輸入而論。結(jié)論：實(shí)現(xiàn)對數(shù)據(jù)的快速處理及對雷達(dá)單元及波形產(chǎn)生器的控制，完成雷達(dá)中心控制器的設(shè)計。 其中主要涉及的主要任務(wù)有：中心控制器的方案設(shè)計；數(shù)據(jù)預(yù)處理模塊、dsp鏈路口通信模塊的vhdl的編程和設(shè)計;中心控制器硬件電路的調(diào)試和測試.實(shí)現(xiàn)的主要任務(wù):對不同的雷達(dá)單元發(fā)送不同的指令，完成相應(yīng)的任務(wù)；雷達(dá)在特定的時間完成相應(yīng)的任務(wù)；操作人員對雷達(dá)系統(tǒng)發(fā)送指令，并使其響應(yīng)。基本滿足以上的符合雷達(dá)系統(tǒng)的設(shè)計要求，同時測試也要達(dá)到相應(yīng)的設(shè)計指標(biāo)。關(guān)鍵字：fir濾波，中

3、心控制器，dsp鏈路口 14 目錄引言:11 中心控制器的設(shè)計21.1總體設(shè)計21.2 總體設(shè)計的分小模塊22 fifo數(shù)據(jù)緩存與a/d轉(zhuǎn)換器32.1fifo數(shù)據(jù)緩存的原理及設(shè)計33 fir濾波器53.1fir濾波器的原理53.2fir濾波器的實(shí)現(xiàn)63.2.1原理圖法設(shè)計fir濾波器63.2.2編程法設(shè)計fir濾波器64 dsp鏈路口通信與雷達(dá)單元模塊和波形產(chǎn)生器94.1 dsp鏈路口通信的原理及實(shí)現(xiàn)94.2 雷達(dá)單元模塊和波形產(chǎn)生器124.2.1雷達(dá)單元模塊和波形產(chǎn)生器的原理125 參考文獻(xiàn)14參考文獻(xiàn)146 致謝15致謝15引言:國內(nèi)外對雷達(dá)中心控制器這方面的研究還相對較少，這方面的相關(guān)的

4、文章也相對較少，對此很有研究的價值。傳統(tǒng)雷達(dá)的中心控制器與數(shù)據(jù)處理設(shè)備一起，都由通用計算機(jī)實(shí)現(xiàn)。通用計算機(jī)與雷達(dá)系統(tǒng)各個單元硬件(信號處理器、波形產(chǎn)生器等)和其它外部設(shè)備(如鍵盤、鼠標(biāo)、顯示器等)通過通用接口相連，它們之間要通過緩存器和數(shù)據(jù)總線。雷達(dá)操作人員工作通用計算機(jī)直接給雷達(dá)系統(tǒng)各單元發(fā)送指令，對雷達(dá)的工作狀態(tài)進(jìn)行控制?，F(xiàn)代雷達(dá)中，隨著近距離精跟蹤和目標(biāo)截獲的需要，雷達(dá)的工作周期越來越短，周期內(nèi)要處理的數(shù)據(jù)流量越來越大，這對于既要進(jìn)行大量數(shù)據(jù)的實(shí)時處理，又要進(jìn)行雷達(dá)工作的實(shí)時控制的計算機(jī)來講是很困難的。此外由于多種設(shè)備協(xié)調(diào)工作，雷達(dá)系統(tǒng)的時間校準(zhǔn)也是必不可少的，對于處理時間己經(jīng)十分緊張的

5、數(shù)據(jù)處理計算機(jī)來說，更增加了很大負(fù)擔(dān)。因此非常有必要在數(shù)據(jù)處理計算機(jī)和雷達(dá)各分系統(tǒng)之間設(shè)計一個可實(shí)現(xiàn)雷達(dá)實(shí)時控制的系統(tǒng)。目前雷達(dá)中心控制器的設(shè)計有使用單片機(jī)、dsp及數(shù)電模電等元件構(gòu)成的，但是用fpga設(shè)計相對而言，系統(tǒng)的可靠性更高、功耗更低，更重要的應(yīng)用fpga可設(shè)計出專用的雷達(dá)中心控制器芯片，具有自主知識產(chǎn)權(quán)。 其中關(guān)于fpga的發(fā)展也是很快速，其主要的優(yōu)點(diǎn)決定了其發(fā)展前途,主要優(yōu)點(diǎn)有fpga不僅可以解決電子系統(tǒng)小型化、低功耗、可靠性高等問題，而且其開發(fā)周期短、開發(fā)軟件投入少、芯片價格不斷降低，促使fpga越來越多地取代了asic的市場，特別是對小批量、多品種的產(chǎn)品需求，使fpga成為首選

6、。所以選擇fpga是比較好的選擇。主要工作有如下幾個方面：1)根據(jù)項(xiàng)目的要求要對時序的嚴(yán)格要求，完成中心控制器的方案設(shè)計；2)數(shù)據(jù)預(yù)處理模塊、dsp鏈路口通信模塊的vhdl的編程和設(shè)計3中心控制器硬件電路的調(diào)試和測試;4)中心控制器聯(lián)合調(diào)試與測試1 中心控制器的設(shè)計1.1總體設(shè)計中心控制器的設(shè)計：對中心控制器進(jìn)行總體設(shè)計，畫出相應(yīng)的框圖，見圖1。i路模擬信號q路模擬信號fir濾波器數(shù)據(jù)存儲dsp鏈路口a/d轉(zhuǎn)化器時鐘模塊雷達(dá)單元波形產(chǎn)生器中心控制時間基準(zhǔn)顯示界面顯示界面緩沖器采樣時間采樣頻率復(fù)位電 路電源 圖1.1 中心控制器的實(shí)現(xiàn)結(jié)構(gòu)1.2 總體設(shè)計的分小模塊其中中心控制器主要分幾大模塊設(shè)計

7、：a/d轉(zhuǎn)換器：對i/q兩路信號進(jìn)行數(shù)字化處理，本來i/q兩路信號是兩路差拍模擬信號，輸入差拍信號的最高頻率為0.6mhz，數(shù)據(jù)采樣率則為總體系統(tǒng)設(shè)計規(guī)定的2mhz。要用到的是ad9059是8位單片雙通道模數(shù)轉(zhuǎn)換器；fir濾波：對兩路8位數(shù)字信號進(jìn)行濾波；數(shù)據(jù)緩沖：對濾波后的兩路信號進(jìn)行緩存，采用fifo存儲器來實(shí)現(xiàn)，再送給dsp鏈路口；鏈路口數(shù)據(jù)發(fā)送：緩存的數(shù)據(jù)進(jìn)入dsp，完成與dsp的通信，同時要滿足通信的速度方面的數(shù)據(jù)要求；雷達(dá)單元：對不同的雷達(dá)單元進(jìn)行控制，有相應(yīng)的響應(yīng)，完成相應(yīng)的任務(wù)；波形產(chǎn)生器：產(chǎn)生不同的波形，與不同的數(shù)據(jù)采集有一定的時間關(guān)系。中心控制：實(shí)現(xiàn)時間的嚴(yán)格控制，同時滿足

8、操作人發(fā)出指令完成相應(yīng)的任務(wù)；復(fù)位電路：對中心控制器發(fā)出復(fù)位信號；電源：對輸入電壓進(jìn)行濾波和穩(wěn)壓，提供中心控制器電路需要的1.sv、3.3v電壓。2 fifo數(shù)據(jù)緩存與a/d轉(zhuǎn)換器2.1fifo數(shù)據(jù)緩存的原理及設(shè)計fifo即先進(jìn)先出堆棧，用作數(shù)據(jù)緩沖器。中心控制器和信號處理機(jī)dsp之間為異步通信，我們使用兩個fifo分別存放兩路數(shù)據(jù)，對兩個fifo的要求完全相同。對fifo的要求如下: fifo深度為1024，寬度為8，即存放1024個數(shù)據(jù)，每個數(shù)據(jù)為8位。同時是異步并行數(shù)據(jù)，同時對fifo有相關(guān)的指示，允許不同的速率傳輸，同時也會指示fifo的空或滿，防止數(shù)據(jù)傳輸過程中出現(xiàn)錯誤。fifo的實(shí)

9、現(xiàn)：在quartusll軟件提供參數(shù)化模塊lmp_fifo+，可實(shí)現(xiàn)同步或異步fifo，具體的設(shè)計時可采用兩種方式，一是在原理圖或vhdl語言輸入方式下調(diào)用庫元件lpm_fifo+，再對端口和參數(shù)進(jìn)行編輯即可;方法二是對fifo進(jìn)行編程，完成相應(yīng)的功能。圖2.1.1為向?qū)傻膄ifo符號，fifo深度為1024，寬度為8。圖2.1.1 fifo原理圖fifo只是對數(shù)據(jù)的一個緩存作用，進(jìn)取什么數(shù)據(jù)，出來什么數(shù)據(jù)，對其進(jìn)行功能仿真，仿真圖如圖2.1.2所示，當(dāng)進(jìn)去10101111八位數(shù)據(jù)時，出來q也是八位10101111數(shù)據(jù)。圖2.1.2 fif0功能仿真2.2 a/d轉(zhuǎn)換器a/d轉(zhuǎn)換器要用ad

10、9059芯片，采樣時間長度ts=512us ;于ad9059的介紹，ad9059是8位單片雙通道模數(shù)轉(zhuǎn)換器，主要由2個跟蹤/保持電路(t/h)、2個模數(shù)轉(zhuǎn)換器(adca、adcb)和一個2.5v的基準(zhǔn)電源等組成，具有高速、高性能、低功耗及易使用等特性，60msps的編碼速率和120mhz的最大功率模擬帶寬使其在多路數(shù)據(jù)采樣系統(tǒng)中表現(xiàn)出優(yōu)秀的動態(tài)性能。大部分情況下，ad9059僅需要一個單極性的5v電源和一個編碼時鐘即能正常工作.這是主要關(guān)于a/d轉(zhuǎn)換器方面的要求。fir濾波器 濾波器目的:對于理想的線性相位濾波器，濾波器輸出等于輸入在時間上的移位，可達(dá)到無失真?zhèn)鬏?介紹關(guān)于fir濾波器相關(guān)的知

11、識：3 fir濾波器3.1fir濾波器的原理數(shù)字濾波器通常都是應(yīng)用于修正或改變時域或頻域中信號的屬性。最為普通的數(shù)字濾波器就是線性時間不變量(linear time-invariant，lti)濾波器。lti與其輸入信號之間相互作用，經(jīng)過一個稱為線性卷積的過程。表示為，其中f是濾波器的脈沖響應(yīng)，x是輸入信號，而y是卷積輸出。線性卷積過程的正式定義如下： （3-1）lti數(shù)字濾波器通常分成有限脈沖響應(yīng)(finite impulse response，也就是fir)和無限脈沖響應(yīng)(infinite impulse response，也就是iir)兩大類。顧名思義，fir濾波器由有限個采樣值組成，將

12、上述卷積的數(shù)量降低到在每個采用時刻為有限個。而iir濾波器需要執(zhí)行無限數(shù)量次卷積。研究數(shù)字濾波器的動機(jī)就在于它們正日益成為一種主要的dsp操作。數(shù)字濾波器正在迅速的代替?zhèn)鹘y(tǒng)的模擬濾波器，后者是利用rlc元器件和運(yùn)算放大器實(shí)現(xiàn)的。模擬原型設(shè)計只能應(yīng)用在iir設(shè)計之中，而fir通常采用直接的計算機(jī)規(guī)范和算法進(jìn)行分析的。3.2fir濾波器的實(shí)現(xiàn)3.2.1原理圖法設(shè)計fir濾波器其中我們要用到的是線性相位濾波器，實(shí)現(xiàn)的方法主要有兩種方法：一是原理圖法；二是編程法:原理圖法：調(diào)用加法器lpm add_sub 和乘法器lpm_ mult ，其中原理圖如圖3.2.1; 圖3.2.1 fir濾波器原理圖兩路數(shù)

13、據(jù)經(jīng)過乘法器，再進(jìn)行擴(kuò)展2位數(shù)據(jù)，這是為了防止數(shù)據(jù)溢出，在經(jīng)過加法器，截取累加和的高8位，作為濾波器的最終結(jié)果。3.2.2編程法設(shè)計fir濾波器編程法：對濾波器進(jìn)行編程，完成實(shí)驗(yàn)?zāi)康摹Ｒ韵率菍?shí)驗(yàn)源程序： library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_signed.all;package coeffs istype coef_arr is array(0 to 2) of signed(8 downto 0);constant coeffs:coef_arr:=(1

14、11111001,111111011,000001101);end coeffs;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_signed.all;use work.coeffs.all;entity fir isport(clk,reset:in std_logic;sample:in signed(7 downto 0);result:out signed(16 downto 0); -進(jìn)行相關(guān)的定義；end fir;architecture beh of

15、fir isbeginprocess(clk,reset)type shift_arr is array (4 downto 0) of signed (7 downto 0);variable tmp,old:signed (7 downto 0);variable pro:signed (16 downto 0);variable acc:signed (16 downto 0);variable shift:shift_arr;beginif reset=0 then result0);for i in 0 to 3 loopshift(i):=(others=0);end loop;e

16、lsif clkevent and clk=1 thentmp:=sample;pro:=(tmp+shift(3)*coeffs(0);acc:=pro; for i in 0 to 0 loopold:= shift(i)+ shift(2-i);pro:=old* coeffs(i+1);acc:=acc+pro;end loop;acc:=acc+shift(1)*coeffs(2);for i in 3 downto 0 loopshift(i+1):=shift(i);end loop;shift(0):=tmp;result=acc;end if ;end process ;en

17、d beh; fir程序的流程圖如下所示：開始reset=0？clk為上升沿輸入數(shù)據(jù)與數(shù)組進(jìn)行累乘result全為低電平shift0123全為低電平累乘再進(jìn)行累加結(jié)束yn圖3.2.2 fir程序流程圖 實(shí)驗(yàn)仿真圖如下：圖3.2.3 fir濾波器的仿真圖這是對濾波器的處理，輸入一路八位數(shù)據(jù)10101111,在高電平下開始工作，經(jīng)過濾波過程生成17位的并行數(shù)據(jù)，其目的是為了防止數(shù)據(jù)溢出的情況，最終取其低八位有效數(shù)據(jù)，由于fir濾波器的累乘和累加的過程，只是擴(kuò)展高位，故取低八位，如圖輸出結(jié)果為00000001000110111，后面一段是無效數(shù)據(jù)。4 dsp鏈路口通信與雷達(dá)單元模塊和波形產(chǎn)生器4.1

18、 dsp鏈路口通信的原理及實(shí)現(xiàn)在dsp鏈路口通信前面，經(jīng)過兩個緩存器，出來兩路八位數(shù)據(jù)，因?yàn)殒溌房谕ㄐ诺臄?shù)據(jù)線是八位的，最終要改成八位輸出，所以其完成的功能是：第一步：將兩路8位數(shù)據(jù)進(jìn)行合并；第二部是鏈路口每次傳輸一個合并后的16位數(shù)據(jù)(高位在前)，分兩次傳輸，每次傳輸8位。完成第一步所要完成的編程，其源程序如下：library ieee;use ieee.std_logic_1164.all;entity data_combine is port(data1:in std_logic_vector(7 downto 0); -輸入八位數(shù)據(jù)；data2:in std_logic_vector(

19、7 downto 0); -輸入八位數(shù)據(jù)；data:out std_logic_vector(15 downto 0); -輸入十六位數(shù)據(jù)；end data_combine;architecture data of data_combine isbegin data(15 downto 0)=data2(7 downto 0)&data1(7 downto 0); -經(jīng)過與合并兩組數(shù)據(jù)；end data;就是將兩路數(shù)據(jù)數(shù)據(jù)合并，實(shí)驗(yàn)仿真如下圖4.1.1圖4.1.1 數(shù)據(jù)合并的仿真如上圖所示，高八位數(shù)據(jù)時11110000，低八位數(shù)據(jù)00010011，進(jìn)行合并的數(shù)據(jù)為111100000001001

20、1，完成合并兩路數(shù)據(jù)的功能。完成第二步的功能：在進(jìn)行數(shù)據(jù)發(fā)送，將一路十六位的數(shù)據(jù)以兩段的方式發(fā)送出去，一段數(shù)據(jù)八位，完成相應(yīng)的編程，其源程序如下;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity data_send is port(clk:in std_logic;send_en: in std_logic;data:in std_logic_vector(15 downto 0); -輸入16位的并行數(shù)據(jù)；dout:out s

21、td_logic_vector(7 downto 0); -輸出為8位并行數(shù)據(jù)；end data_send;architecture data of data_send istype states is (s0,s1,s2);signal state:states:=s0;signal datab:std_logic_vector(15 downto 0); -進(jìn)行定義；begindatab(15 downto 0)if send_en=0 thenstate=s0; -en=0，輸出全為低電平；else statedout(7 downto 0)=datab(15 downto 8); -否

22、則將高八位輸出；state dout(7 downto 0)=datab(7 downto 0); -將低八位輸出if send_en=1 then state=s1;else state=s0;end if;end case;end if;end process;end data;在進(jìn)行功能仿真，如圖4.1.2所示，輸入數(shù)據(jù)是1010111100000101，en使能為高時，分兩段輸出高位段時10101111，低位段時01010000，完成了相應(yīng)的功能。圖4.1.2 數(shù)據(jù)發(fā)送仿真圖4.2 雷達(dá)單元模塊和波形產(chǎn)生器4.2.1雷達(dá)單元模塊和波形產(chǎn)生器的原理對不同的雷達(dá)進(jìn)行不同的控制，使其響應(yīng)，在

23、不同的時間對不同雷達(dá)的控制，使其完成指示任務(wù)。波形產(chǎn)生器，使其產(chǎn)生不同的波形，由于考慮到成本問題，這兩個模塊主要用指示燈來代替，兩個按鍵完成對四個雷達(dá)單元或波形產(chǎn)生器在不同的工作狀態(tài)，主要對其兩個模塊的控制，進(jìn)入不同的工作狀態(tài)，響應(yīng)操作人員的指示。設(shè)計四個按鍵，有兩個按鍵可控制四個不同的雷達(dá)單元；另外兩個按鍵可控制波形產(chǎn)生器以產(chǎn)生四種不同的探測波形。實(shí)現(xiàn)雷達(dá)單元模塊和波形產(chǎn)生器的功能，進(jìn)行其功能的編程如下：library ieee;use ieee.std_logic_1164.all;entity xuan2_4 isport(a,b:in std_logic; s:in std_logic

24、; d0,d1,d2,d3:out std_logic);end entity;architecture bhv of xuan2_4 issignal q:std_logic_vector(1 to 2);beginq=a&b;p_b:process(s,q) beginif s=0 then d0=1;d1=1;d2=1; d3d0=1;d1=0;d2=0;d3d1=1;d0=0;d2=0;d3d2=1;d0=0;d1=0;d3d3=1;d0=0;d1=0;d2null;end case;end if;end process p_b;end architecture bhv;程序分析及流程圖：當(dāng)s為低電平，d3d2d1d0統(tǒng)一置高電平，在s為高電平時，根據(jù)q=a&b得到