VHDL語言各種分頻器設計

1、專題二. 經典模塊設計分頻器設計專題內容：n1. 分頻器的原理n2. 二進制分頻器的設計n3. 偶數(shù)分頻器的設計n4. 奇數(shù)分頻器的設計n5. 占空比可調的分頻器的設計n6. 小數(shù)分頻器的設計1. 分頻器的原理n分頻器就是對較高頻率的信號進行分頻，得到較低頻率的信號。n常見的分頻器有二進制分頻器、偶數(shù)分頻器、奇數(shù)分頻器、占空比可調的分頻器和小數(shù)分頻器。n分頻系數(shù)（倍率） rate=fin / fout2. 二進制分頻器的設計n二進制分頻就是對輸入時鐘進行2的整數(shù)次冪分頻。n設計原理：（rate=2N，N是整數(shù)）定義一個N位的計數(shù)器，對輸入的時鐘脈沖進行計數(shù)，計數(shù)結果的第N-1位就是對輸入時鐘的

2、2的N次冪分頻。將相應的位數(shù)取出即可得到分頻時鐘。二進制分頻器的VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=3); -rate=2N，N為正整數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;nArchitecture a of fdiv isn signal

3、 cnt: std_logic_vector(N-1 downto 0);nBeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn cnt = cnt+1;n end if;n end process;n clkout = cnt(N-1);nEnd a;仿真結果n從波形圖可以看到，clkout是clkin的8分頻，也就是2的3次冪分頻。n如果要產生其他次冪分頻，直接修改generic類屬變量參數(shù)即可。3. 偶數(shù)分頻器的設計nrate=even（偶數(shù)），占空比50%n設計原理：定義一個計數(shù)器對輸入時鐘進行計數(shù)，在計數(shù)的前一半

4、時間里，輸出高電平，在計數(shù)的后一半時間里，輸出低電平，這樣輸出的信號就是占空比為50%的偶數(shù)分頻信號。例如，6分頻，計數(shù)值為02輸出高電平，計數(shù)值為35輸出低電平。偶數(shù)分頻器的VHDL源程序(1)nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=6); -rate=N，N是偶數(shù)n port(n clkin: IN std_logic;n clkout: OUT

5、std_logicn );nEnd fdiv;nArchitecture a of fdiv isn signal cnt: integer range 0 to n-1;nBeginn process(clkin) -計數(shù)n beginn if(clkinevent and clkin=1) thenn if(cntn-1) thenn cnt = cnt+1;n elsen cnt = 0;n end if;n end if;n end process;n n process(cnt) -根據計數(shù)值，控制輸出時鐘脈沖的高、低電平n beginn if(cntn/2) thenn clkou

6、t = 1;n elsen clkout = 0;n end if;n end process;nEnd a;偶數(shù)分頻器的VHDL源程序(2)nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=6); -rate=N，N是偶數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;nArc

7、hitecture a of fdiv isn signal cnt: integer range 0 to n/2-1;n signal temp: std_logic;nBeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn if(cnt=n/2-1) thenn cnt = 0;n temp = NOT temp;n elsen cnt = cnt+1;n end if;n end if;n end process;n clkout = temp;nEnd a;仿真結果n從波形圖可以看到，clkout是clkin的6分

8、頻。n如果要產生其他分頻，直接修改generic類屬變量參數(shù)即可。4. 奇數(shù)分頻器的設計nrate=odd（奇數(shù)），占空比50%n設計原理：定義兩個計數(shù)器，分別對輸入時鐘的上升沿和下降沿進行計數(shù)，然后把這兩個計數(shù)值輸入一個組合邏輯，用其控制輸出時鐘的電平。這是因為計數(shù)值為奇數(shù)，占空比為50%，前半個和后半個周期所包含的不是整數(shù)個clkin的周期。例如，5分頻，前半個周期包含2.5個clkin周期，后半個周期包含2.5個clkin周期。奇數(shù)分頻器的VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsig

9、ned.all;nUse ieee.std_logic_arith.all;nEntity fdiv isn generic(N: integer:=5); -rate=N，N是奇數(shù)n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;narchitecture a of fdiv isn signal cnt1, cnt2: integer range 0 to N-1;nbeginn process(clkin)n beginn if(clkinevent and clkin=1) then -上升沿計數(shù)n if

10、(cnt1N-1) thenn cnt1 = cnt1+1;n elsen cnt1 = 0;n end if;n end if;n end process;n process(clkin)n beginn if(clkinevent and clkin=0) then -下降沿計數(shù)n if(cnt2N-1) thenn cnt2 = cnt2+1;n elsen cnt2 = 0;n end if;n end if;n end process;n n clkout = 1 when cnt1(N-1)/2 or cnt2(N-1)/2 elsen 0;nend a;仿真結果n從波形圖可以看到

11、，clkout是clkin的5分頻。n如果要產生其他分頻，直接修改generic類屬變量參數(shù)即可。5. 占空比可調的分頻器的設計n占空比為m:nn設計原理：n定義一個計數(shù)器，對輸入時鐘脈沖進行計數(shù)。根據計數(shù)值來判斷輸出高電平還是低電平。例如，占空比為3:10的偶數(shù)分頻器，當計數(shù)值為02時，輸出高電平；當計數(shù)值為39時，輸出低電平。占空比可調的分頻器VHDL源程序nLibrary ieee;nUse ieee.std_logic_1164.all;nUse ieee.std_logic_unsigned.all;nUse ieee.std_logic_arith.all;nEntity fdiv

12、 isn generic(n n: integer:=10; n m: integer:=3 -占空比m:n，rate=nn );n port(n clkin: IN std_logic;n clkout: OUT std_logicn );nEnd fdiv;narchitecture a of fdiv isn signal cnt: integer range 0 to n-1;nbeginn process(clkin)n beginn if(clkinevent and clkin=1) thenn if(cntn-1) thenn cnt = cnt+1;n elsen cnt =

13、 0;n end if;n end if;n end process;n n clkout = 1 when cntm elsen 0;nend a;仿真結果n從波形圖可以看到，clkout是clkin的10分頻，且占空比為3:10。n如果要產生其他分頻，直接修改generic類屬變量參數(shù)即可。6. 小數(shù)分頻器的設計n時鐘源與用戶所需的頻率不成整數(shù)倍關系，此時可采用小數(shù)分頻器進行分頻。 比如，分頻系數(shù)為2.5、3.5等半整數(shù)分頻器。n設計原理：先設計兩個不同分頻比的整數(shù)分頻器，然后通過控制單位時間內兩種分頻比出現(xiàn)的不同次數(shù)來獲得所需要的小數(shù)分頻值。 例如，10.1分頻，可以設計出9次10分頻，

14、1次11分頻，這樣總的分頻值為： F = (910+111) / (9+1) = 10.1這種實現(xiàn)方法，由于分頻器的分頻值不斷改變，因此分頻后得到的信號抖動較大，實際應用中不常用。而當分頻系數(shù)為N-0.5時，可控制扣除脈沖的時間，而不是一次N分頻，一次N-1分頻，這樣可以得到一個穩(wěn)定的脈沖頻率。半整數(shù)分頻器（N-0.5）的設計框圖n分頻系數(shù)為N-0.5的半整數(shù)分頻器電路可由一個異或門、一個模N計數(shù)器和一個二分頻組成。異或門模N計數(shù)器f0/(N0.5)二分頻器f0/(2N1)f0半整數(shù)分頻器VHDL源程序nlibrary ieee;nuse ieee.std_logic_1164.all;nus

15、e ieee.std_logic_unsigned.all;nuse ieee.std_logic_arith.all;nENTITY fdiv ISn generic(N: integer:=5); -分頻系數(shù)N-0.5n PORT(n clkin: IN STD_LOGIC; -時鐘源n clkout: BUFFER STD_LOGIC -輸出時鐘n );nEND fdiv; nARCHITECTURE a OF fdiv ISn SIGNAL clk, div2: STD_LOGIC;n SIGNAL count: integer range 0 to N-1;nBEGINn clk =

16、 clkin XOR div2;-clkin與div2異或后作為模N計數(shù)器的時鐘n PROCESS(clk)n BEGINn IF(clkevent AND clk=1) THENn IF(count=0) THENn count = N-1;-置整數(shù)分頻值Nn clkout = 1;n ELSEn count = count-1;-模N計數(shù)器減法計數(shù)n clkout = 0;n END IF;n END IF;n END PROCESS; n PROCESS(clkout)n BEGINn IF(clkoutevent AND clkout=1) THENn div2 = NOT div2;

17、-輸出時鐘二分頻n END IF;n END PROCESS;nEND a;仿真結果n從波形圖可以看到，clkout是clkin的4.5分頻。n如果要產生其他分頻，直接修改generic類屬變量參數(shù)即可。任意整數(shù)分頻nLIBRARY IEEE;nUSE IEEE.STD_LOGIC_1164.ALL;nUSE IEEE.STD_LOGIC_UNSIGNED.ALL;nENTITY PULSE ISn PORT ( CLK : IN STD_LOGIC;n D : IN STD_LOGIC_VECTOR(7 DOWNTO 0);n FOUT : OUT STD_LOGIC );nEND;nARC

18、HITECTURE one OF PULSE ISn SIGNAL FULL : STD_LOGIC;中間信號，溢出標志信號FULLnBEGINn P_REG: PROCESS(CLK)n VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0);n BEGIN n IF CLKEVENT AND CLK = 1 THENn IF CNT8 = 11111111 THEN n CNT8 := D; -當CNT8計數(shù)計滿時，輸入數(shù)據D被同步預置給計數(shù)器CNT8 n FULL = 1; -同時使溢出標志信號FULL輸出為高電平 n ELSE CNT8 := CNT8 + 1; -否則繼續(xù)作加1計數(shù)n FULL =