(完整版)出租車計(jì)費(fèi)系統(tǒng)畢業(yè)設(shè)計(jì).doc

1、以下文檔格式全部為word格式，下載后您可以任意修改編輯。目錄摘 要1ABSTRACT2第 1 章 引言41.1 設(shè)計(jì)背景41.2 EDA發(fā)展概況5第 2 章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)102.1 出租車計(jì)費(fèi)設(shè)計(jì) .102.2 基本設(shè)計(jì)思想10第 3 章 出租車計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)113.1 系統(tǒng)的總體框圖 . .113.2 程序流程圖 .12第 4 章 系統(tǒng)各功能模塊的實(shí)現(xiàn)134.1 模塊 JIFEI 的實(shí)現(xiàn) .134.2 模塊 X 的實(shí)現(xiàn)154.3 模塊 XXX1的實(shí)現(xiàn)184.4 模塊 SE的實(shí)現(xiàn) .194.5 模塊 DI 的實(shí)現(xiàn)20第 5 章 系統(tǒng)仿真225.1 模塊 X 的仿真結(jié)果225.2 模塊

2、 JIFEI 的仿真結(jié)果225.3 模塊 XXX1的仿真結(jié)果235.4 模塊 SE的結(jié)果驗(yàn)證 .235.5 模塊 DI 的結(jié)果驗(yàn)證 .23結(jié)束語24致謝25參考文獻(xiàn)26摘 要隨著出租車行業(yè)的發(fā)展，對(duì)出租車計(jì)費(fèi)器的要求也越來越高，用戶不僅要求計(jì)費(fèi)器性能穩(wěn)定，計(jì)費(fèi)準(zhǔn)確，有防作弊功能；同時(shí)還要求其具有車票資料打印、 IC 卡付費(fèi)和電腦串行通信功能。不同國(guó)家和地址的計(jì)費(fèi)方式存在差異，如有些地區(qū)有夜間收費(fèi)及郊區(qū)收費(fèi)等，而有些地區(qū)則無夜間收費(fèi)和郊區(qū)收費(fèi)。本次設(shè)計(jì)采用硬件和軟件相結(jié)合的方法 , 以單片機(jī)為核心 , 從圈脈沖信號(hào)的產(chǎn)生到營(yíng)業(yè)信息的打印都做了詳細(xì)的介紹 , 并對(duì) MAX813L看門狗、復(fù)位電路、

3、行車?yán)锍虣z測(cè)電路、掉電存儲(chǔ)電路、 IC 卡讀寫電路、分屏顯示電路以及操作面板進(jìn)行了詳細(xì)的設(shè)計(jì)。該系統(tǒng)還具有防止干擾和防死機(jī)的功能 , 系統(tǒng)的電源是專門為出租車設(shè)計(jì)的 , 具有相當(dāng)強(qiáng)的穩(wěn)壓效果 , 系統(tǒng)采用了 EEPROM存儲(chǔ)器 , 可以方便且安全的記錄顧客和車主的信息。關(guān)鍵詞： 89C51；里程檢測(cè)；分屏顯示；EEPROM；AbstractAlong with the development oftaxitrade,countingfeesthatthe requirement of ware is also more and moreis stable, andit is accurate

4、to count fees, andcheated; At the same timestillask function.Themethod that thisdesign,and takesonepiecemachineasthenucleus,printtingtodoingbusinessinformation all did the detailed introduction from the circlepulsing,Tothecontentof89C51 andMAX813L Guardingtheentrance the dog and the introduction tha

5、t reduces the circuitto blame for focal point at the same time, this system stillpossessestopreventtodisturband thefunctionguardingagainst thedead machine,and specialinthetaxidesignduringpower supplyof system,possessingfairlystrongsteadypressureeffect, the system adopted IC Block the memory, and can

6、 makethingsconvenientforjusttheinformationofsaferecordcustomer and Che owner.Keywords： The dog is guarded the entrance 89c51 Circle pulseAnti-jamming第1章引言1.1設(shè)計(jì)背景隨著出租車行業(yè)的發(fā)展，對(duì)出租車計(jì)費(fèi)器的要求也越來越高。二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、SSI、MSI 到 LSI 、VLSI 以及 UVLSI的過程。同時(shí)為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電

7、路 （ ASIC）逐漸取代了通用全硬件LSI 電路，而 ASIC以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。目前，業(yè)界大量可編程邏輯器件（PLD），尤其是現(xiàn)場(chǎng)可編程邏輯器件（ FPLD）被大量地應(yīng)用在ASIC的制作當(dāng)中。在可編程集成電路的開發(fā)過程中，以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果的電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)主要能輔助進(jìn)行三方面的設(shè)計(jì)工作： IC 設(shè)計(jì) , 電子電路設(shè)計(jì)以及 PCB設(shè)計(jì)。理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計(jì)要求：它能夠支持不同結(jié)構(gòu)的器件，在多種平臺(tái)運(yùn)行，提供易于使用的界面，并且有廣泛的特征。此外，一個(gè)設(shè)計(jì)系統(tǒng)應(yīng)該

8、能給設(shè)計(jì)師提供充分自由的設(shè)計(jì)輸入方法和設(shè)計(jì)工具選擇。 Altered 公司開發(fā)的 MAX+PLUS開發(fā)系統(tǒng)能充分滿足可編程邏輯設(shè)計(jì)所有要求。MAX+PLUS設(shè)計(jì)環(huán)境所提供的靈活性和高效性是無可比擬的。其豐富的圖形界面，輔之以完整的、可及時(shí)訪問的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用MAX+PLUS軟件。編程器是一種專門用于對(duì)可編程器（如EPROM,EEPROM,GAL,CPLD,PAL等）進(jìn)行編程的專業(yè)設(shè)備PLD 器件的邏輯功能描述一般分為原理圖描述和硬件描述語言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的功能直接用 PLD器件來實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用

9、語言來描述，但電路圖描述方法無法做到簡(jiǎn)練；硬件描述語言描述是可編程器件設(shè)計(jì)的另一種描述方法，語言描述可能精確和簡(jiǎn)練地表示電路的邏輯功能，現(xiàn)在 PLD 的設(shè)計(jì)過程中廣泛使用。常用的硬件描述語言有 ABEL,VHDL語言等，其中 ABEL是一種簡(jiǎn)單的硬件描述語言，其支持布爾方程、真值表、狀態(tài)機(jī)等邏輯描述，適用于計(jì)數(shù)器、譯碼器、運(yùn)算電路、比較器等邏輯功能的描述； VHDL語言是一種行為描述語言，其編程結(jié)構(gòu)類似于計(jì)算機(jī)中的 C 語言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來硬件設(shè)計(jì)語言的主流。VHDL就是超高速集成電路硬件描述語言。 覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件

10、描述語言。 在 VHDL語言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。使用期長(zhǎng)，不會(huì)因工藝變化而使描述過時(shí)。因?yàn)閂HDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。1.2 EDA 發(fā)展概況電子設(shè)計(jì)技術(shù)的核心就是 EDA技術(shù)， EDA是指以計(jì)算機(jī)為工作臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子

11、 CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即 IC 設(shè)計(jì)、電子電路設(shè)計(jì)和 PCB設(shè)計(jì)。 EDA技術(shù)已有 30 年的發(fā)展歷程，大致可分為三個(gè)階段。 70 年代為計(jì)算機(jī)輔助設(shè)計(jì) (CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行 IC 版圖編輯、 PCB布局布線，取代了手工操作。 80 年代為計(jì)算機(jī)輔助工程 (CAE)階段。與 CAD相比， CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起， 實(shí)現(xiàn)了工程設(shè)計(jì)。 CAE的主要功能是： 原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線， PCB后分析。 90 年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化 (EDA)階段。

12、中國(guó) EDA市場(chǎng)已漸趨成熟，不過大部分設(shè)計(jì)工程師面向的是PC主板和小型 ASIC領(lǐng)域，僅有小部分（約 11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。 為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的 EDA技術(shù)。在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì) （ CAD）、計(jì)算機(jī)輔助工程（ CAE）、計(jì)算機(jī)輔助工藝（ CAPP）、計(jì)算機(jī)機(jī)輔助制造（

13、CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（ MRPII）及企業(yè)資源管理（ ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造” ，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（ M3C）結(jié)構(gòu)。在 ASIC 和 PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設(shè)技術(shù)與工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。EDA中國(guó)自 1995 年以來加速開發(fā)半導(dǎo)體產(chǎn)業(yè)， 先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它

14、 EDA市場(chǎng)的競(jìng)爭(zhēng)。在 EDA軟件開發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。 日本、韓國(guó)都有 ASIC 設(shè)計(jì)工具，但不對(duì)外開放 。中國(guó)華大集成電路設(shè)計(jì)中心，也提供 IC 設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了 50%和 30%。EDA 技術(shù)發(fā)展迅猛， 完全可以用日新月異來描述。 EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。 EDA水平不斷提高， 設(shè)計(jì)工具趨于完美的地步。 EDA市場(chǎng)日趨成熟， 但我國(guó)的研發(fā)水平還很有限， 需迎頭趕上?？删幊?/p>

15、邏輯器件自年代以來，經(jīng)歷了、幾個(gè)發(fā)展階段，其中高密度可編程邏輯器件，目前集成度已高達(dá)萬門片，它將各模塊集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易地轉(zhuǎn)換掩模實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。硬件描述語言（）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語言，它用軟件編程的方式來描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)位的加法器，利用圖形輸入軟件需要輸人至個(gè)門，而利用語言只需要書寫一行“”即可。而且 語言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件

16、描述語言，如、，由不同的廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，年美國(guó)國(guó)防部正式推出了高速集成電路硬件描述語言，年采納為硬件描述語言標(biāo)準(zhǔn)（ ）。是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)。寄存器傳輸級(jí)和邏輯門多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三種描述形式的混合描述，因此幾乎覆蓋了以往各種硬件俄語言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過程都可以用來完成。還具有以下優(yōu)點(diǎn)： （）的寬范圍描述能力使它成為高層進(jìn)設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)?？梢杂煤?jiǎn)潔明確的代碼描述來進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)，靈活

17、且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。（）的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。（）是一個(gè)標(biāo)準(zhǔn)語言，為眾多的廠商支持，因此移植性好。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特別是當(dāng)電路系統(tǒng)非常龐大時(shí)，設(shè)計(jì)者必須具備較好的設(shè)計(jì)經(jīng)驗(yàn)，而且繁雜多樣的

18、原理圖的閱讀和修改也給設(shè)計(jì)者帶來諸多的不便。 為了提高開發(fā)的效率，增加已有開發(fā)成果的可繼承性以及縮短開發(fā)周期， 各 ASIC 研制和生產(chǎn)廠家相繼 開發(fā) 了具 有自 己特色的電路 硬件 描述語言 （ Hardware Description Language ，簡(jiǎn)稱 HDL）。但這些硬件描述語言差異很大，各自只能在自己的特定設(shè)計(jì)環(huán)境中使用，這給設(shè)計(jì)者之間的相互交流帶來了極大的困難。因此，開發(fā)一種強(qiáng)大的、標(biāo)準(zhǔn)化的硬件描述語言作為可相互交流的設(shè)計(jì)環(huán)境已勢(shì)在必行。于是，美國(guó)于 1981 年提出了一種新的、標(biāo)準(zhǔn)化的 HDL，稱之為 VHSIC（ Very High Speed IntegratedCir

19、cuit） Hardware Description Language，簡(jiǎn)稱VHDL。這是一種用形式化方法來描述數(shù)字電路和設(shè)計(jì)數(shù)字邏輯系統(tǒng)的語言。設(shè)計(jì)者可以利用這種語言來描述自己的設(shè)計(jì)思想，然后利用電子設(shè)計(jì)自動(dòng)化工具進(jìn)行仿真，再自動(dòng)綜合到門電路，最后用 PLD實(shí)現(xiàn)其功能。覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語言。在 VHDL 語言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。使用期長(zhǎng)，不會(huì)因工藝變化而使描述過時(shí)。 因?yàn)?VHDL的硬件描述與工藝無關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬

20、性參數(shù)即可。支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)， VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。當(dāng)電路系統(tǒng)采用 VHDL語言設(shè)計(jì)其硬件時(shí)， 與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)：即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。在設(shè)計(jì)的過程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。一般來說，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過對(duì)系統(tǒng)行為描述的仿真來發(fā)現(xiàn)設(shè)計(jì)中存在的問題。在行為描述階段，并不真正考慮其

21、實(shí)際的操作和算法用何種方法來實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。第二層次是 RTL 方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的 VHDL語言程序改寫為 RTL方式描述的VHDL語言程序。也就是說，系統(tǒng)采用 RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。第三層次是邏輯綜合。即利用邏輯綜合工具，將 RTL 方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表） 。此時(shí)，如果需要，可將邏輯綜合的結(jié)果以邏輯原

22、理圖的方式輸出。此后可對(duì)綜合的結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成 PLD的編程碼，即可利用 PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。由自上而下的設(shè)計(jì)過程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。由于目前眾多制造 PLD芯片的廠家，其工具軟件均支持 VHDL語言的編程。所以利用 VHDL語言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)， 可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用 PLD設(shè)計(jì)自用的 ASIC 芯片，而無須受通用元器件的限制。技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次上分，

23、年代為物理級(jí)設(shè)計(jì)（），年代為電路級(jí)設(shè)計(jì)（），年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì)（）。物理級(jí)設(shè)計(jì)主要指版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。仿真通過后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行板的自動(dòng)布局布線。在制作板之前還可以進(jìn)行后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)板在實(shí)際工作環(huán)境中的可行性。由此可見，電路級(jí)的技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低

24、了開發(fā)成本。系統(tǒng)級(jí)設(shè)計(jì) 進(jìn)人年代以來， 電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)， 設(shè)計(jì)的所有工作（包括設(shè)計(jì)忙人、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無須通過原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，而且這些概念構(gòu)思以高層次描述的形式輸人計(jì)算機(jī)，系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自

25、動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工。第 2 章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)2.1 出租車計(jì)費(fèi)設(shè)計(jì)實(shí)際中出租車的計(jì)費(fèi)工作原理一般分成3 個(gè)階段：（1）車起步開始計(jì)費(fèi)。首先顯示起步價(jià)（本次設(shè)計(jì)起步費(fèi)為 7.00 元） , 車在行駛 3 km 以內(nèi)，只收起步價(jià) 7.00 元。（2）車行駛超過 3 km 后 , 按每公里 2.2 元計(jì)費(fèi)（在 7.00 元基礎(chǔ)上每行駛 1 km 車費(fèi)加 2.2 元） , 車費(fèi)依次累加。（3）行駛路程達(dá)到或超過9 km后(

26、 車費(fèi)達(dá)到 20 元 ) ，每公里加收 50%的車費(fèi) , 車費(fèi)變成按每公里 3.3 元開始計(jì)費(fèi)。車暫時(shí)停止（行駛中遇紅燈或中途暫時(shí)停車）不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。2.2基本設(shè)計(jì)思想(1) 根據(jù)出租車計(jì)費(fèi)原理，將出租車計(jì)費(fèi)部分由 5 個(gè)計(jì)數(shù)器來完成分別為 counterA ， counterB ，counterC ， counterD ，counterE 。計(jì)數(shù)器 A 完成車費(fèi)百位。計(jì)數(shù)器 B 完成車費(fèi)十位和個(gè)位。計(jì)數(shù)器 C完成車費(fèi)角和分。計(jì)數(shù)器 D完成計(jì)數(shù)到 30（完成車費(fèi)的起步價(jià)） 。計(jì)數(shù)器 E 完成模擬實(shí)現(xiàn)車行駛 100 m 的功能。（2）行駛過程中車費(fèi)

27、附加50%的功能：由比較器實(shí)現(xiàn)。（3）車費(fèi)的顯示 : 由動(dòng)態(tài)掃描電路來完成。 用專用模塊來實(shí)現(xiàn)，完成數(shù)據(jù)的輸入即動(dòng)態(tài)數(shù)據(jù)的顯示。（4）通過分析可以設(shè)計(jì)出系統(tǒng)的頂層框圖如圖2.1 所示：第 3 章 出租車計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)3.1 系統(tǒng)的總體框圖3.2 程序流程圖圖 3.2 程序流程圖第 4 章 系統(tǒng)各功能模塊的實(shí)現(xiàn)4.1 模塊 JIFEI 的實(shí)現(xiàn)模塊 JIFEI 見圖 4.1 。輸入端口 START、STOP、PAUSE、 JS 分別為汽車起動(dòng)、停止、暫停、加速按鍵。library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigne

28、d.all;entity jifei isport (clk,start,stop,pause,js:in std_logic;chefei,luc:out integer range 0 to 8000);end jifei;architecture rtl of jifei isbeginprocess(clk,start,stop,pause,js)variable a,b:std_logic;variable aa:integer range 0 to 100;variable chf,lc:integer range 0 to 8000;variable num:integer ra

29、nge 0 to 9;beginif(clkevent and clk=1)thenif(stop=0)thenchf:=0;num:=0;b:=1;aa:=0;lc:=0;elsif(start=0)thenb:=0;chf:=700;lc:=0;elsif(start=1 and js=1and pause=1)thenif(b=0)thennum:=num+1;end if;if(num=9)thenlc:=lc+5;num:=0;aa:=aa+5;end if;elsif(start=1and js=0and pause=1)thenlc:=lc+1;aa:=aa+1;end if;i

30、f(aa=100)thena:=1;aa:=0;elsea:=0;end if;if(lc300)thennull;elsif(chf=2000 and a=1)thenchf:=chf+330;end if;end if;chefei=chf;luc=lc;end process;end rtl;4.2模塊 X 的實(shí)現(xiàn)模塊 X見圖 4.2 。該模塊把車費(fèi)和路程轉(zhuǎn)化為4 位十進(jìn)制數(shù)，daclk的頻率要比 clk 快得多l(xiāng)ibrary ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity x isport(

31、daclk:in std_logic;ascore,bscore:in integer range 0 to 8000;age,ashi,abai,aqian,bge,bshi,bbai,dqian:outstd_logic_vector(3 downto 0);end x ;architecture rtl of x isbeginprocess(daclk,ascore)variable comb1:integer range 0 to 8000;variablecomb1a,comb1b,comb1c,comb1d:std_logic_vector(3downto 0);beginif(

32、daclkevent and daclk=1)thenif(comb1ascore)thenif(comb1a=9 and comb1b=9 and comb1c=9)thencomb1a:=0000;comb1b:=0000;comb1c:=0000;comb1d:=comb1d+1;comb1:=comb1+1;elsif(comb1a=9 and comb1b=9)thencomb1a:=0000;comb1b:=0000;comb1:=comb1+1;comb1c:=comb1c+1;elsif(comb1a=9)thencomb1a:=0000;comb1b:= comb1b+1;c

33、omb1:= comb1+1;elsecomb1a:= comb1a+1;comb1:= comb1+1;end if;elseashi= comb1b;age= comb1a;abai= comb1c;aqian= comb1d;comb1:=0;comb1a:=0000;comb1b:=0000;comb1c:=0000;comb1d:=0000;end if;end if;end process;process(daclk,bscore)variable comb2:integer range 0 to 8000;variablecomb2a,comb2b,comb2c,comb2d:s

34、td_logic_vector(3downto 0);beginif(daclkevent and daclk=1)thenif(comb2bscore)thenif(comb2a=9 and comb2b=9 and comb2c=9)thencomb2a:=0000;comb2b:=0000;comb2c:=0000;comb2d:=comb2d+1;comb2:=comb2+1;elsif(comb2a=9 and comb2b=9)thencomb2a:=0000;comb2b:=0000;comb2:= comb2+1;comb2c:= comb2c+1;elsif(comb2a=9

35、)thencomb2a:=0000;comb2b:=comb2b+1;comb2:=comb2+1;elsecomb2a:= comb2a+1;comb2:= comb2+1;end if;elsebshi=comb2b;bge=comb2a;bbai=comb2c;bqiand=a1 ;dpd=a2 ;dpd=a3 ;dpd=a4 ;dpd=b1 ;dpd=b2 ;dpd=b3 ;dpd=b4;dpnull;end case;end process;end rtl;4.4 模塊 SE的實(shí)現(xiàn)模塊 SE見圖 4.4library ieee;use ieee.std_logic_1164.all;

36、use ieee.std_logic_unsigned.all;entity se isport(clk:in std_logic;a:out std_logic_vector(2 down to 0);end se;architecture rtl of se isbeginprocess(clk)variable b:std_logic_bector(2 downto 0);beginif(clkevent and clk=1)thenif(b= ”111” )thenb:= ”000”;elseb:=b+1;end if;end if;aqqqqqqqqqq= ”end case;end

37、 process;end rtl;第5章系統(tǒng)仿真5.1模塊 X 的仿真結(jié)果將車費(fèi)和路程轉(zhuǎn)換成4 位的十進(jìn)制如圖5.1 所示：輸入端為： Daclk, ascore, bscore輸出端為： Age, ashi, aqian, abai, bge, bshi, bqian, bbai;圖 5.1模塊 X 仿真波形圖5.2模塊 JIFEI 的仿真結(jié)果該模塊是模擬汽車的啟動(dòng)、停止、暫停、加速按鍵，如圖5.2 所示：輸入端口為： stop, start, pause, js； 輸出端口為： clk, b；圖 5.2 模塊 JIFEI 仿真波形圖5.3模塊 XXX1的仿真結(jié)果該模塊是將車費(fèi)和路程顯示出來

38、如圖5.3 所示輸入端為： c, a1,a2,a3,a4,b1,b2,b3,b4；輸出端為： dp,d ；圖 5.3模塊 XXX1仿真波形圖5.4 模塊 SE的結(jié)果驗(yàn)證模塊 SE仿真如圖 5.4 所示：輸入端為： clk輸出端為： a圖5.4模塊SE仿真波形圖5.5模塊 DI 的結(jié)果驗(yàn)證模塊 DI 仿真的結(jié)果如圖輸入端為： d5.5 所示輸出端為：q圖 5.5 模塊 DI 仿真波形圖結(jié)束語經(jīng)過這一個(gè)多月的努力，我總算把這次的畢業(yè)設(shè)計(jì)給寫好了，因?yàn)檫@次的畢業(yè)設(shè)計(jì)和我的專業(yè)有點(diǎn)不合，還有一些資料的不全面，所以我走了很長(zhǎng)的一段彎路，不過通過這次做畢業(yè)設(shè)計(jì)讓我懂得了很多的東西，同時(shí)也讓我學(xué)到了很多我平時(shí)沒有學(xué)到過的，讓我受益很多。通過對(duì)系統(tǒng)的測(cè)試結(jié)果分析符合預(yù)期結(jié)果，滿足題目要求?；贔PGA所設(shè)計(jì)的多功能計(jì)程車計(jì)價(jià)器趨于簡(jiǎn)單、開發(fā)時(shí)間短；整個(gè)控制系統(tǒng)的所需元器件少、集成度較高、所占的空間小且可靠性也很高。不僅僅實(shí)現(xiàn)了計(jì)程車計(jì)費(fèi)的功能，其多功