電子技術(shù)第15講(邏輯門電路、組合邏輯電路改)

1、4.4 組合邏輯電路組合邏輯電路1. TTL1. TTL集成門電路集成門電路2 .2 .其它類型的其它類型的TTLTTL門電路門電路3. 3. 組合邏輯電路的分析組合邏輯電路的分析4. 4. 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)5. 5. 集成組合邏輯電路集成組合邏輯電路 TTL 晶體管晶體管- -晶體管邏輯集成電路晶體管邏輯集成電路集成門電路集成門電路集成門電路集成門電路雙極型雙極型TTL (Transistor-Transistor Logic Integrated Circuit , TTL)ECLNMOSCMOSPMOSMOSMOS型型（M Metal-etal-O Oxide-xid

2、e- S Semiconductoremiconductor，MOSMOS）MOS 金屬氧化物半導(dǎo)體場效應(yīng)管集成電路金屬氧化物半導(dǎo)體場效應(yīng)管集成電路CBAF 4.4.1.1TTL與非門的基本原理與非門的基本原理TTL與非門的內(nèi)部結(jié)構(gòu)與非門的內(nèi)部結(jié)構(gòu)+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABCT T1 1: :多發(fā)射極晶體管多發(fā)射極晶體管4.4.1 TTL集成門電路集成門電路NNP如：如：TTLTTL門電路芯片（門電路芯片（四四2 2輸入與非門，輸入與非門，型號型號74LS00 74LS00 ) )地地GNDGNDTTLTTL門電路芯片簡介門電路芯片簡介外形外形& & &

3、&14141313121211111010 9 9 8 8 1 1 2 2 3 3 4 4 5 5 6 6 7 7 & &管腳管腳電源電源V VCCCC（+5V+5V）常用常用TTLTTL邏輯門電路邏輯門電路名稱名稱國際常用國際常用系列型號系列型號國產(chǎn)部標(biāo)型號國產(chǎn)部標(biāo)型號說明說明四四2 2輸入與非門輸入與非門74LS0074LS00T100T1000 0四四2 2輸入或門輸入或門四四2 2異或門異或門四四2 2輸入或非門輸入或非門四四2 2輸入與門輸入與門雙雙4 4輸入與非門輸入與非門雙雙4 4輸入與門輸入與門六反相器六反相器8 8輸入與非門輸入與非門74LS3274LS3274LS0274L

4、S0274LS0874LS0874LS8674LS8674LS2174LS2174LS2074LS2074LS3074LS3074LS0474LS04T186T186T100T1008 8T108T1086 6T102T1021 1T100T1002 2一個(gè)組件內(nèi)部一個(gè)組件內(nèi)部有四個(gè)門，每有四個(gè)門，每個(gè)門有兩個(gè)輸個(gè)門有兩個(gè)輸入端一個(gè)輸出入端一個(gè)輸出端。端。一個(gè)組件內(nèi)有一個(gè)組件內(nèi)有兩個(gè)門，每個(gè)兩個(gè)門，每個(gè)門有門有4 4個(gè)輸入端。個(gè)輸入端。只一個(gè)門，只一個(gè)門，8 8個(gè)個(gè)輸入端。輸入端。有有6 6個(gè)反相器。個(gè)反相器。輸入輸入A A、B B波形如圖所示波形如圖所示, , 請畫出與非門請畫出與非門的輸出

5、（的輸出（Y Y）波形。）波形。ABYY=AB課堂練習(xí)課堂練習(xí): :& &A AB BY Y A B Y 0 0 1 0 1 1 1 0 1 1 1 0真值表真值表RLUCC4.4.2 其它類型的其它類型的TTL門電路門電路1. 集電極開路的與非門（集電極開路的與非門（OC門）門）輸入全輸入全1時(shí)，輸出時(shí)，輸出=0；輸入任輸入任0時(shí)，輸出懸空時(shí)，輸出懸空+5VFR2R13kT2R3T1T5b1c1ABC&符號符號應(yīng)用時(shí)輸出端要接一上拉負(fù)載電阻應(yīng)用時(shí)輸出端要接一上拉負(fù)載電阻 RL 。& OC門可以實(shí)現(xiàn)門可以實(shí)現(xiàn)“線與線與”功能。功能。&UCCF1F2F3F分析：分析：F1、F2、F3任一導(dǎo)通，則

6、任一導(dǎo)通，則F=0。 F1、F2、F3全截止，則全截止，則F=1 。輸出級輸出級RLUCCRLT5T5T5F=F1F2F3負(fù)載電阻負(fù)載電阻RL和電源和電源 UCC可以根據(jù)情況選擇?？梢愿鶕?jù)情況選擇。&J+30V 220VJD2. 三態(tài)門三態(tài)門E 控制端控制端+5VFR4R2R13kT2R5R3T3T4T1T5b1c1ABDEE一、結(jié)構(gòu)一、結(jié)構(gòu)&ABFE符號符號輸輸出出高高阻阻0E 1E ABF 功能表功能表二、三態(tài)門的符號及功能表二、三態(tài)門的符號及功能表&ABFE符號符號輸輸出出高高阻阻1E0EABF 功能表功能表使能端使能端高電平高電平起作用起作用使能端使能端低電平低電平起作用起作用E1E2

7、E3公用總線公用總線=三態(tài)門主要作為三態(tài)門主要作為TTL電路與電路與總線總線間的間的接口電路接口電路。三、三態(tài)門的用途三、三態(tài)門的用途工作時(shí)，工作時(shí)，E1、E2、E3分時(shí)分時(shí)接入高電接入高電平。平。4 4。4 4。3 3 組合邏輯電路的分析組合邏輯電路的分析 特點(diǎn)特點(diǎn): :某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的某一時(shí)刻的輸出狀態(tài)僅由該時(shí)刻電路的輸入信號決定輸入信號決定, , 而與該電路在此輸入信號之前而與該電路在此輸入信號之前所具有的狀態(tài)無關(guān)。所具有的狀態(tài)無關(guān)。 組合邏輯電路組合邏輯電路：用各種門電路組成的，用于：用各種門電路組成的，用于實(shí)現(xiàn)某種功能的復(fù)雜邏輯電路。實(shí)現(xiàn)某種功能的復(fù)雜邏輯電路?；?/p>

8、化簡得出結(jié)論（邏輯功能）。得出結(jié)論（邏輯功能）。組合邏輯電路圖組合邏輯電路圖寫出邏輯表達(dá)式寫出邏輯表達(dá)式分析方法：分析方法：例例1 1：&ABYABAABBABY=AAB BAB=AAB + BAB=AAB + BAB=AB (A + B)= (A+B) (A+B)= 0+AB+AB +0異或門異或門組合邏輯電路的分析組合邏輯電路的分析=AB+AB組合邏輯電路的分析組合邏輯電路的分析例例2 2：M=1( (高電平）：高電平）： Y=AM=0( (低電平）：低電平）： Y=B本圖功能：二選一電路。本圖功能：二選一電路。數(shù)據(jù)選擇器數(shù)據(jù)選擇器B&AMY1M=0時(shí)：門時(shí)：門1 1輸出恒為輸出恒為1 1

9、， A信號被拒之門外。信號被拒之門外。零電平對與非門的封門作用。零電平對與非門的封門作用。Y=AM BM = AM+BM4 4。4 4。4 4 組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)方法步驟方法步驟: :根據(jù)題意列真值表根據(jù)題意列真值表邏輯式邏輯式化簡化簡卡諾圖卡諾圖化簡化簡畫邏輯電路圖畫邏輯電路圖寫最簡邏輯式寫最簡邏輯式例例1 1: 交通燈故障監(jiān)測邏輯電路的設(shè)計(jì)。交通燈故障監(jiān)測邏輯電路的設(shè)計(jì)。紅燈紅燈R R黃燈黃燈Y Y綠燈綠燈G G單獨(dú)亮單獨(dú)亮正常正常黃、綠同時(shí)亮黃、綠同時(shí)亮正常正常其它情況其它情況不正常不正常單獨(dú)亮單獨(dú)亮正常正常黃、綠同時(shí)亮黃、綠同時(shí)亮正常正常其他情況其他情況不正常不正常Z

10、= RYG+RG+RYZ= RYG+RG+RY組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)R Y G Z 0 0 0 1 0 0 1 0 0 1 0 0 0 1 1 0 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 1 1、列真值表、列真值表3 3、寫最簡邏輯式、寫最簡邏輯式設(shè)設(shè)：燈亮為：燈亮為“1 1”，不亮為，不亮為“0 0”，正常為正常為“0 0”，不正常為，不正常為“1 1”。例例1 12.2.寫邏輯式寫邏輯式: :4 4、用基本邏輯門構(gòu)成邏輯電路用基本邏輯門構(gòu)成邏輯電路Z= RYG+ RG+ RYZ= RYG+ RG+ RYR RY YG G& &1 11 11 1& &

11、& 1 1Z Z 若要求用若要求用與非門與非門構(gòu)成構(gòu)成邏輯電路呢？邏輯電路呢？組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)例例1 15 5、用與非門構(gòu)成邏輯電路、用與非門構(gòu)成邏輯電路=RYG + RG + RY=RYG + RG + RY = RYG = RYG RG RG RY RY組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)例例1 1Z= RYG+ RG+ RYZ= RYG+ RG+ RYR RY YG G& &1 11 11 1& & &Z Z& &( (利用反演定理利用反演定理A+B=AA+B=A B , A+B+C=AB , A+B+C=A B B C)C)例例2 2設(shè)計(jì)一個(gè)三人表決邏輯電路，要求設(shè)

12、計(jì)一個(gè)三人表決邏輯電路，要求: : 三人三人A A、B B、C C各控制一個(gè)按鍵，按下為各控制一個(gè)按鍵，按下為“1 1”，不按為，不按為“0 0”。多數(shù)（多數(shù)（ 2 2）按下為通過。通過時(shí)按下為通過。通過時(shí)L L1 1，不通過，不通過L L0 0。用與非門實(shí)現(xiàn)。用與非門實(shí)現(xiàn)。組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)L LA AB BC C+5V+5V要設(shè)計(jì)要設(shè)計(jì)的邏輯的邏輯電路電路A B C L 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 A ABCBC0000111110111100002 2、用畫卡諾圖化簡、用

13、畫卡諾圖化簡L= AC + BC + ABL= AC + BC + AB3 3、 寫出最簡寫出最簡“與或與或”式式組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)1 1、列真值表、列真值表BCBCACACABAB4 4、用與非門實(shí)現(xiàn)邏輯電路、用與非門實(shí)現(xiàn)邏輯電路L=AB +AC +BC L=AB +AC +BC = AB = AB AC AC BC BC組合邏輯電路的設(shè)計(jì)組合邏輯電路的設(shè)計(jì)例例2 2& & & & &A AB BC CL L& &集成組合邏輯電路集成組合邏輯電路3 3 數(shù)據(jù)選擇器數(shù)據(jù)選擇器2 2 編碼器編碼器 譯碼器譯碼器 1 1 加法器加法器20.7 加法器加法器(1) 半加器半加器 1

14、+) 0 1 0+) 1 1 0+) 0 0 1+) 1 1 0進(jìn)位進(jìn)位C半加器真值表半加器真值表A B F C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1F=AB+AB=A BC=ABF=AB+AB=A BC=AB半加器邏輯電路圖半加器邏輯電路圖A&1BFC半加器半加器ABFC(2) 全加器全加器半加器半加器ABFC全加器全加器AnBnCnFnCn+1本位加數(shù)本位加數(shù)低位向本位的進(jìn)位低位向本位的進(jìn)位本位和本位和本位向高位的進(jìn)位本位向高位的進(jìn)位全加器真值表全加器真值表Cn An Bn Fn C n+1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1

15、0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1Fn = Cn (An Bn)C n+1 = AnBn+Cn(An Bn)全加器邏輯函數(shù)式全加器邏輯函數(shù)式或者：或者：C n+1 = AnBn+AnCn+BnCn)Fn = Cn (An Bn)C n+1 = AnBn+Cn(An Bn)An&1Bn&1CnFnC n+11全加器全加器由由2個(gè)半加器構(gòu)成一個(gè)全加器個(gè)半加器構(gòu)成一個(gè)全加器半加器半加器全加器全加器AnBnCnFnCn+1用用4個(gè)全加器構(gòu)成一個(gè)個(gè)全加器構(gòu)成一個(gè)4 位二進(jìn)制加法器位二進(jìn)制加法器全加器全加器全加器全加器全加器全加器全加器全加器C0C4A0

16、A3A2A1B0B1B3B2F0F1F2F374LS8320.8 編碼器：將信息編成碼編碼器：將信息編成碼 信息：高低電平信息：高低電平輸入：輸入：代表十進(jìn)制的信息代表十進(jìn)制的信息輸出：輸出：DCBA(二進(jìn)制代碼二進(jìn)制代碼)000000000010000100000000100001200000001000010300000010000011400000100000100500001000000101600010000000110700100000000111801000000001000910000000001001二十進(jìn)制編碼器二十進(jìn)制編碼器輸 入輸 出I0I1I2I3I4I5I6I7Y2

17、Y1Y0100000000000100000000100100000010000100000110000100010000000100101000000101100000000111120.9 譯碼器譯碼器 用途用途: 計(jì)算機(jī)中的地址譯碼電路計(jì)算機(jī)中的地址譯碼電路常用類型常用類型:2線線 4線譯碼器線譯碼器 型號型號: 74LS1393 線線 8線譯碼器線譯碼器 型號型號: 74LS1384 線線 16線譯碼器線譯碼器 型號型號: 74LS154(1) 2 線線 4線譯碼器線譯碼器 A1A0Y1Y3Y0Y2真值表真值表Y2A1A0Y1Y30 0 1 1 1 00 1 1 1 0 11 0 1

18、0 1 11 1 0 1 1 1 Y0Y0=A1 + A0 =A1A0寫出關(guān)于寫出關(guān)于 的邏輯式的邏輯式Y(jié)0 同理寫出其他輸出量的邏輯式同理寫出其他輸出量的邏輯式Y(jié)0=A1 + A0 =A1A0Y1=A1 + A0 =A1A0Y2=A1 + A0 =A1A0Y3=A1 + A0 =A1A011&Y0 Y1 Y2 Y3 A1A074LS139(2) 3線線8線譯碼器線譯碼器（74LS138）(3) 4線線16線譯碼器線譯碼器（74LS154）中規(guī)模集成譯碼器實(shí)例：74HC138低電平輸出附加控制端123SSSS )(iimSY (2) 3線線8線譯碼線譯碼器器（74LS138）74HC138的功

19、能表：輸輸 入入輸輸 出出S1A2A1A00XXXX11111111X1XXX111111111000011111110100011111110110010111110111001111110111101001110111110101110111111011010111111101110111111132SS 01234567YYYYYYYY譯碼器74HC138123SSSS )(iimSY 帶控制輸入端的譯碼器又是一個(gè)完整的數(shù)據(jù)分配器。將S1作為數(shù)據(jù)輸入端（另兩個(gè)端子不起作用。為低電平），將A2A1A0作為地址輸入端。S數(shù)據(jù)由A2A1A0指定的一根線送出去。A2A1A0：地址線 S：數(shù)據(jù)線，

20、求反輸出譯碼器的應(yīng)用舉例譯碼器的應(yīng)用舉例:(1) 模擬信號多路轉(zhuǎn)換的數(shù)字控制模擬信號多路轉(zhuǎn)換的數(shù)字控制 輸入模擬電壓輸入模擬電壓模擬電子開關(guān)模擬電子開關(guān)u0u1u2u3譯碼器譯碼器A1A0Y0Y1Y2Y3u輸出模擬電壓輸出模擬電壓數(shù)字控制信號數(shù)字控制信號(2) 計(jì)算機(jī)中存儲器單元及輸入輸出接口的尋址計(jì)算機(jī)中存儲器單元及輸入輸出接口的尋址0單元單元1單元單元2單元單元3單元單元控制門控制門控制門控制門控制門控制門控制門控制門譯碼器譯碼器A1A0Y0Y1Y2Y3或接口單元或接口單元存儲器單元存儲器單元 計(jì)算機(jī)計(jì)算機(jī) 中央控制中央控制 單元單元 (CPU)數(shù)據(jù)線數(shù)據(jù)線地址線地址線 單元選擇線單元選擇

21、線地址線數(shù)地址線數(shù)n 尋址范圍尋址范圍(可選擇的單元數(shù)可選擇的單元數(shù)) n 2 書上書上164頁頁 3 4 16 (單片機(jī)單片機(jī)) (1K=1024) 20(PC/XT) 26(PC586) (1M=1KK)1624422823K64216K512220M32226n220.10 20.10 數(shù)據(jù)選擇器數(shù)據(jù)選擇器集成組合邏輯電路集成組合邏輯電路從多個(gè)數(shù)據(jù)中選擇出一個(gè)選擇，也叫多路轉(zhuǎn)換器從多個(gè)數(shù)據(jù)中選擇出一個(gè)選擇，也叫多路轉(zhuǎn)換器其功能類似一個(gè)多投開關(guān)，是一個(gè)多輸入、單輸其功能類似一個(gè)多投開關(guān)，是一個(gè)多輸入、單輸出的組合出的組合邏輯電路邏輯電路。D D0 0D D1 1F FA A輸入輸入輸出輸出

22、控制控制1 1、2 2選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器1 1& & &D D0 0D D1 1A A 1 1F F A F A F 0 D 0 D0 0 1 D 1 D1 1F= ADF= AD0 0 + AD+ AD1 1輸入數(shù)據(jù)輸入數(shù)據(jù)輸出數(shù)據(jù)輸出數(shù)據(jù)控制信號控制信號集成化集成化D D0 0D D1 1Y YA A型號型號:74LS157:74LS157數(shù)據(jù)選擇器數(shù)據(jù)選擇器2 2、4 4選選1 1數(shù)據(jù)選擇器數(shù)據(jù)選擇器( (集成電路型號集成電路型號:74LS153):74LS153) A A1 1 A A0 0 Y Y 0 00 0 D D0 0 0 10 1 D D1 1 1 0 1 0 D D2 2 1 11 1 D D3 3 Y=AY=A1 1A A0 0D D0 0 + A + A1 1A A0 0D D1 1 + A + A1 1A A0 0D D2 2 + A + A1 1A A0 0