ubuntu下verilog實(shí)現(xiàn)簡單“與門”_第1頁
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文檔簡介

1、ubuntu 下 verilog 實(shí)現(xiàn)簡單“與門”第一步 搭建環(huán)境verilog 有兩個(gè)比較常用的編譯器：1. Icarus Verilog2. VeriWell Verilog Simulatorubuntu 源里面默認(rèn)的是 Icarus Verilog ， 安裝編譯器：sudo apt-getinstall verilog然后再安裝模擬器，用來查看波形的軟件： sudo apt-get installgtkwave這樣就 ok 了第二步 寫一個(gè)簡單的與門 and.vmodule add(a, b, c); input a; input b;output c;assign c = a &am

2、p; b; endmodule ok 了，再寫一個(gè) testbench,用來測試剛才的與門是否正常工 作:test_and.vtimescale 1ns/1nsmodule test_and;reg a;reg b;wire c;add t(a, b, c);initialbegin$dumpfile(test.lxt);$dumpvars(0, test_add); $dumpvars(0, t.a, t.b, t.c);endinitial begin#10 a = 1; b = 0;#10 a = 0; b = 1;#10 a = 0; b = 0;#10 a = 1; b = 1;#50 $finish;end initial$monitor(a = %d, , a, b = %d, , b, c = %dn, c);endmodule第三步 編譯運(yùn)行和查看波形在命令行下執(zhí)行：iverilog -o my_and and.v test_and.v執(zhí)行完后會(huì)生成一個(gè)名為 my_and 的文件， ./my_and 就能運(yùn) 行，如圖：這個(gè)命令跟 gcc 很像，當(dāng)然后期你也可以用 MakeFile 來寫編譯依賴關(guān)系。vvp -n my_and -lxt2之后就會(huì)生成一個(gè) test.lxt 的文件gtkwave test.lxt然后

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