第4章VHDL設(shè)計(jì)初步

1、EDA 技術(shù)實(shí)用教程技術(shù)實(shí)用教程第第 4 4 章章 VHDL設(shè)計(jì)初步設(shè)計(jì)初步4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 圖圖4-1 mux21a實(shí)體實(shí)體 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 圖圖4-2 mux21a結(jié)構(gòu)體結(jié)構(gòu)體 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 【例【例4-1】ENTITY mux21a IS PORT (

2、 a, b : IN BIT; s : IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 0 ELSE b ;END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 【例【例4-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21

3、a;ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT; BEGINd = a AND (NOT S) ;e = b AND s ;y = d OR e ; END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 【例【例4-3】 ENTITY mux21a IS PORT ( a, b, s: IN BIT; y : OUT BIT );END ENTITY mux21a;ARCHITECTURE one OF mux21a IS

4、BEGIN PROCESS (a,b,s) BEGIN IF s = 0 THEN y = a ; ELSE y = b ;END IF; END PROCESS;END ARCHITECTURE one ; 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.1 2選選1多路選擇器的多路選擇器的VHDL描述描述 圖圖4-3 mux21a功能時(shí)序波形功能時(shí)序波形 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 【例【例4-4】ENTITY e_name IS PORT ( p_name : p

5、ort_m data_type; . p_namei : port_mi data_type );END ENTITY e_name; 1. 1. 實(shí)體表達(dá)實(shí)體表達(dá) 2. 2. 實(shí)體名實(shí)體名 3. 3. 端口語句和端口信號(hào)名端口語句和端口信號(hào)名 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 4. 4. 端口模式端口模式 輸入端口，定義的通道為單向只讀模式輸入端口，定義的通道為單向只讀模式 輸出端口，定義的通道為單向輸出模式輸出端口，定義的通道為單向輸出模式 定義的通道確定為輸入輸出雙向端口定義的通道確定為輸入輸出雙

6、向端口 緩沖端口，其功能與緩沖端口，其功能與INOUTINOUT類似類似 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 5. 5. 數(shù)據(jù)類型數(shù)據(jù)類型 6. 6. 結(jié)構(gòu)體表達(dá)結(jié)構(gòu)體表達(dá) 【例【例4-5】ARCHITECTURE arch_name OF e_name IS 說明語句說明語句BEGIN (功能描述語句功能描述語句)END ARCHITECTURE arch_name ； 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 7. 7

7、. 賦值符號(hào)和數(shù)據(jù)比較符號(hào)賦值符號(hào)和數(shù)據(jù)比較符號(hào) 賦值符賦值符 “=” 表式中的等號(hào)表式中的等號(hào)“=”沒有賦值的含義，只是一種數(shù)據(jù)比較符號(hào)。沒有賦值的含義，只是一種數(shù)據(jù)比較符號(hào)。 IF a THEN . - 注意，注意，a的數(shù)據(jù)類型必須是的數(shù)據(jù)類型必須是boolean IF (s1=0)AND(s2=1)OR(cb+1) THEN . 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 8. 8. 邏輯操作符邏輯操作符 AND、OR、NOT 9. 9. 條件語句條件語句 IF_THEN_ELSE IF語句必須以語句語句必

8、須以語句 “END IF；”結(jié)結(jié)束束 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句結(jié)構(gòu)和語法說明 10. WHEN_ELSE10. WHEN_ELSE條件信號(hào)賦值語句條件信號(hào)賦值語句 賦值目標(biāo)賦值目標(biāo) = 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE 表達(dá)式表達(dá)式 WHEN 賦值條件賦值條件 ELSE . 表達(dá)式表達(dá)式 ； z = a WHEN p1 = 1 ELSE b WHEN p2 = 1 ELSE c ; 4.1 多路選擇器的多路選擇器的VHDL描述描述 X康芯科技康芯科技4.1.2 相關(guān)語句結(jié)構(gòu)和語法說明相關(guān)語句

9、結(jié)構(gòu)和語法說明 11. 11. 進(jìn)程語句和順序語句進(jìn)程語句和順序語句 在一個(gè)結(jié)構(gòu)體中可以包含任意個(gè)進(jìn)程語句結(jié)構(gòu)，所有的進(jìn)程語在一個(gè)結(jié)構(gòu)體中可以包含任意個(gè)進(jìn)程語句結(jié)構(gòu)，所有的進(jìn)程語句都是并行語句，而由任一進(jìn)程句都是并行語句，而由任一進(jìn)程PROCESS引導(dǎo)的語句（包含在其引導(dǎo)的語句（包含在其中的語句）結(jié)構(gòu)屬于順序語句。中的語句）結(jié)構(gòu)屬于順序語句。 12. 12. 文件取名和存盤文件取名和存盤 4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 4.2.1 D觸發(fā)器的觸發(fā)器的VHDL描述描述 X康芯科技康芯科技【例【例4-6】LIBRARY IEEE ;USE IEEE.STD_LOGIC

10、_1164.ALL ; ENTITY DFF1 IS PORT (CLK : IN STD_LOGIC ; D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF1 IS SIGNAL Q1 : STD_LOGIC ; -類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn)類似于在芯片內(nèi)部定義一個(gè)數(shù)據(jù)的暫存節(jié)點(diǎn) BEGIN PROCESS (CLK,Q1) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = D ; END IF; END PROCESS ;Q = Q1 ; -將內(nèi)部的暫存數(shù)據(jù)向端

11、口輸出（雙橫線將內(nèi)部的暫存數(shù)據(jù)向端口輸出（雙橫線-是注釋符號(hào)）是注釋符號(hào)） END bhv; 圖4-4 D觸發(fā)器圖圖4-4 D觸發(fā)器觸發(fā)器X康芯科技康芯科技4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 4.2.2 VHDL描述的語言現(xiàn)象說明描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器1. 1. 標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型標(biāo)準(zhǔn)邏輯位數(shù)據(jù)類型STD_LOGICSTD_LOGIC BIT數(shù)據(jù)類型定義：數(shù)據(jù)類型定義： TYPE BIT IS(0,1); -只有兩種取值只有兩種取值 STD_LOGIC數(shù)據(jù)類型定義：數(shù)據(jù)類型定義： TYPE STD_LOGIC IS (U,X,0,1,Z,W,L,H,-

12、); X康芯科技康芯科技4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 4.2.2 VHDL描述的語言現(xiàn)象說明描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器2. 2. 設(shè)計(jì)庫和標(biāo)準(zhǔn)程序包設(shè)計(jì)庫和標(biāo)準(zhǔn)程序包 LIBRARY WORK ;LIBRARY STD ; USE STD.STANDARD.ALL ; 使用庫和程序包的一般定義表式是：使用庫和程序包的一般定義表式是：X康芯科技康芯科技4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 4.2.2 VHDL描述的語言現(xiàn)象說明描述的語言現(xiàn)象說明 圖4-4 D觸發(fā)器3. 3. 信號(hào)定義和數(shù)據(jù)對(duì)象信號(hào)定義和數(shù)據(jù)對(duì)象 “CLKEVEN

13、T AND CLK=1” “SIGNAL Q1：STD_LOGIC；” 4. 4. 上升沿檢測表式和信號(hào)屬性函數(shù)上升沿檢測表式和信號(hào)屬性函數(shù)EVENTEVENT EVENT EVENT X康芯科技康芯科技5. 5. 不完整條件語句與時(shí)序電路不完整條件語句與時(shí)序電路 【例【例4-7】ENTITY COMP_BAD IS PORT( a1，b1 : IN BIT; q1 : OUT BIT ); END ; ARCHITECTURE one OF COMP_BAD IS BEGIN PROCESS (a1,b1) BEGIN IF a1 b1 THEN q1 = 1 ;ELSIF a1 b1 TH

14、EN q1 b1 THEN q1 = 1 ; ELSE q1 = 0 ; END IF; . X康芯科技康芯科技4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 【例【例4-9】.PROCESS (CLK) BEGINIF CLKEVENT AND (CLK=1) AND (CLKLAST_VALUE=0) THEN Q = D ; -確保確保CLK的變化是一次上升沿的跳變的變化是一次上升沿的跳變 END IF; END PROCESS ; X康芯科技康芯科技4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不

15、同表述 4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 【例【例4-10】.PROCESS (CLK) BEGINIF CLK=1 AND CLKLAST_VALUE=0 -同例同例3-9 THEN Q = D ; END IF; END PROCESS ; X康芯科技康芯科技【例【例4-11】LIBRARY IEEE ;USE IEEE.STD_LOGIC_1164.ALL ;ENTITY DFF3 IS PORT (CLK，D : IN STD_LOGIC ; Q : OUT STD_LOGIC ); END ; ARCHITECTURE bhv OF DFF3 IS SIG

16、NAL Q1 : STD_LOGIC; BEGIN PROCESS (CLK) BEGIN IF rising_edge(CLK) - 必須打開必須打開STD_LOGIC_1164程序包程序包 THEN Q1 = D ; END IF; END PROCESS ; Q = Q1 ; -在此，賦值語句可以放在進(jìn)程外，作為并行賦值語句在此，賦值語句可以放在進(jìn)程外，作為并行賦值語句 END ; X康芯科技康芯科技4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 【例【例4-12】.PROCESS BEGIN wait un

17、til CLK = 1 ; -利用利用wait語句語句 Q = D ;END PROCESS; X康芯科技康芯科技4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 【例【例4-13】.PROCESS (CLK) BEGIN IF CLK = 1 THEN Q = D ; -利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)利用進(jìn)程的啟動(dòng)特性產(chǎn)生對(duì)CLK的邊沿檢測的邊沿檢測 END IF; END PROCESS ; 圖圖4-7 例例4-13的時(shí)序波形的時(shí)序波形 X康芯科技康芯科技4.2.3 實(shí)現(xiàn)時(shí)序電路的實(shí)現(xiàn)時(shí)序電路的VHDL不同表述不同表述 【例【例4-14】.PROCESS (CLK，D) BEGI

18、N IF CLK = 1 -電平觸發(fā)型寄存器電平觸發(fā)型寄存器 THEN Q = D ; END IF; END PROCESS ; 圖圖4-8 例例4-14的時(shí)序波形的時(shí)序波形 X康芯科技康芯科技4.2.4 異步時(shí)序電路設(shè)計(jì)異步時(shí)序電路設(shè)計(jì) 【例【例4-15】 . ARCHITECTURE bhv OF MULTI_DFF IS SIGNAL Q1,Q2 : STD_LOGIC; BEGINPRO1: PROCESS (CLK) BEGIN IF CLKEVENT AND CLK=1 THEN Q1 = NOT (Q2 OR A); END IF; END PROCESS ;PRO2: PRO

19、CESS (Q1) BEGIN IF Q1EVENT AND Q1=1 THEN Q2 = D; END IF; END PROCESS ; QQ = Q2 ; . X康芯科技康芯科技圖圖4-9 例例4-15綜合后的電路（綜合后的電路（Synplify綜合）綜合） 4.2.4 異步時(shí)序電路設(shè)計(jì)異步時(shí)序電路設(shè)計(jì) 4.2 寄存器描述及其寄存器描述及其VHDL語言現(xiàn)象語言現(xiàn)象 X康芯科技康芯科技圖圖4-10 半加器半加器h_adder電路圖及其真值表電路圖及其真值表 4.3.1 半加器描述半加器描述 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 I113coasob1001010110

20、001100cosobanotxnor2and2X康芯科技康芯科技圖圖4-11 全加器全加器f_adder電路圖及其實(shí)體模塊電路圖及其實(shí)體模塊 4.3.1 半加器描述半加器描述 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 I113aincoutcoutainbinsumcinbinsumcinf_adderor2afedu3u2u1baccosoBcosoBh_adderAh_adderAX康芯科技康芯科技4.3.1 半加器描述半加器描述 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 【例【例4-16】LIBRARY IEEE; -半加器描述半加器描述(1)：布爾

21、方程描述方法：布爾方程描述方法USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is BEGIN so = NOT(a XOR (NOT b) ; co = a AND b ; END ARCHITECTURE fh1; X康芯科技康芯科技【例【例4-17】LIBRARY IEEE; -半加器描述半加器描述(2)：真值表描述方法：真值表描述方法USE I

22、EEE.STD_LOGIC_1164.ALL; ENTITY h_adder IS PORT (a, b : IN STD_LOGIC; co, so : OUT STD_LOGIC); END ENTITY h_adder; ARCHITECTURE fh1 OF h_adder is SIGNAL abc : STD_LOGIC_VECTOR(1 DOWNTO 0) ; -定義標(biāo)準(zhǔn)邏輯位矢量定義標(biāo)準(zhǔn)邏輯位矢量數(shù)據(jù)類型數(shù)據(jù)類型BEGIN abc so=0; co so=1; co so=1; co so=0; co NULL ; END CASE; END PROCESS; END ARCH

23、ITECTURE fh1 ; X康芯科技康芯科技4.3.1 半加器描述半加器描述 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 【例【例4-18】 LIBRARY IEEE ; -或門邏輯描述或門邏輯描述 USE IEEE.STD_LOGIC_1164.ALL; ENTITY or2a IS PORT (a, b :IN STD_LOGIC; c : OUT STD_LOGIC ); END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c ain，b=bin，co=d，so=e);-例化語句例化語句 u2 : h_adder PO

24、RT MAP(a=e， b=cin， co=f，so=sum); u3 : or2a PORT MAP(a=d， b=f， c=cout); END ARCHITECTURE fd1; X康芯科技康芯科技4.3.2 CASE語句語句 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 1. 1. CASECASE語句語句 CASE ISWhen = ; . ; ；When = ; . ; ；.WHEN OTHERS = ;END CASE ； X康芯科技康芯科技4.3.2 CASE語句語句 4.3 1位二進(jìn)制全加器的位二進(jìn)制全加器的VHDL描述描述 2. 2. 標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型標(biāo)準(zhǔn)

25、邏輯矢量數(shù)據(jù)類型 STD_LOGIC_VECTOR STD_LOGIC 在使用在使用STD_LOGIC_VECTOR中，中，必須注明其數(shù)組寬度，即位寬，如：必須注明其數(shù)組寬度，即位寬，如： B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或或 SIGNAL A ：STD_LOGIC_VECTOR(1 TO 4) B = 01100010 ; - B(7)為為 0 B(4 DOWNTO 1) = 1101 ; - B(4)為為 1 B(7 DOWNTO 4) = A ; - B(6)等于等于 A(2) X康芯科技康芯科技4.3.2 CASE語句語句 4.3 1位二進(jìn)

26、制全加器的位二進(jìn)制全加器的VHDL描述描述 3. 3. 并置操作符并置操作符 SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) ;SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) ;.a 連接端口名連接端口名,.); X康芯科技康芯科技4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 【例【例4-20】ENTITY CNT4 IS PORT ( CLK : IN BIT ; Q : BUFFER INTEGER RANGE 15 DOWNTO 0 ) ; END ; ARCHITECTURE bhv OF CNT4 IS BEGIN PROCESS

27、(CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q = Q + 1 ; END IF; END PROCESS ;END bhv; X康芯科技康芯科技4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 4.4.1 4位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì)位二進(jìn)制加法計(jì)數(shù)器設(shè)計(jì) 表式Q = Q + 1的右項(xiàng)與左項(xiàng)并非處于相同的時(shí)刻內(nèi)，對(duì)于時(shí)序電路，除了傳輸延時(shí)外，前者的結(jié)果出現(xiàn)于當(dāng)前時(shí)鐘周期；后者，即左項(xiàng)要獲得當(dāng)前的Q + 1，需等待下一個(gè)時(shí)鐘周期。 表面上，BUFFER具有雙向端口INOUT的功能，但實(shí)際上其輸入功能是不完整的，它只能將自己輸出的信號(hào)再反饋回來，并不含有IN的功能。 X康芯科技康芯

28、科技4.4 計(jì)數(shù)器設(shè)計(jì)計(jì)數(shù)器設(shè)計(jì) 4.4.2 整數(shù)類型整數(shù)類型 Q : BUFFER INTEGER RANGE 15 DOWNTO 0; Q : BUFFER NATURAL RANGE 15 DOWNTO 0； X康芯科技康芯科技4.4.3 計(jì)數(shù)器設(shè)計(jì)的其他表述方法計(jì)數(shù)器設(shè)計(jì)的其他表述方法 【例【例4-21】 LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; USE IEEE.STD_LOGIC_UNSIGNED.ALL ; ENTITY CNT4 IS PORT ( CLK : IN STD_LOGIC ; Q : OUT STD_LOGIC_VE

29、CTOR(3 DOWNTO 0) ) ; END ; ARCHITECTURE bhv OF CNT4 ISSIGNAL Q1 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (CLK) BEGIN IF CLKEVENT AND CLK = 1 THEN Q1 = Q1 + 1 ; END IF; END PROCESS ; Q 0) ; -計(jì)數(shù)計(jì)數(shù) 器異步復(fù)位器異步復(fù)位 ELSIF CLKEVENT AND CLK=1 THEN -檢測時(shí)鐘上升沿檢測時(shí)鐘上升沿 接下頁接下頁 X康芯科技康芯科技4.5 一般加法計(jì)數(shù)器設(shè)計(jì)一般加法計(jì)數(shù)器設(shè)計(jì) IF E

30、N = 1 THEN -檢測是否允許計(jì)數(shù)（同步使能）檢測是否允許計(jì)數(shù)（同步使能） IF CQI 0); -大于大于9， 計(jì)數(shù)值清零計(jì)數(shù)值清零 END IF; END IF; END IF; IF CQI = 9 THEN COUT = 1; -計(jì)數(shù)大于計(jì)數(shù)大于9，輸出進(jìn)位信號(hào)，輸出進(jìn)位信號(hào) ELSE COUT = 0; END IF; CQ X) SIGNAL d1 : STD_LOGIC_VECTOR(4 DOWNTO 0); VARIABLE a1 : STD_LOGIC_VECTOR(15 DOWNTO 0); . d1 0)； a1 := (OTHERS=0) ； d1 e(3),3=

31、e(5), OTHERS=e(1) ); f = e(1) & e(5) & e(1) & e(3) & e(1) ; X康芯科技康芯科技4.5 一般加法計(jì)數(shù)器設(shè)計(jì)一般加法計(jì)數(shù)器設(shè)計(jì) 4.5.2 程序分析程序分析 圖圖4-14 例例4-22的的RTL電路（電路（Synplify綜合）綜合） X康芯科技康芯科技4.5 一般加法計(jì)數(shù)器設(shè)計(jì)一般加法計(jì)數(shù)器設(shè)計(jì) 4.5.2 程序分析程序分析 圖圖4-15 例例4-22的工作時(shí)序的工作時(shí)序 1.0s 1.5s 2.0s 2.5s 3.0s 3.5s X康芯科技康芯科技4.5.3 含并行置位的移位寄存器設(shè)計(jì)含并行置位的移位寄

32、存器設(shè)計(jì) 【例【例4-23】LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY SHFRT IS - 8位右移寄存器位右移寄存器 PORT ( CLK，LOAD : IN STD_LOGIC; DIN : IN STD_LOGIC_VECTOR(7 DOWNTO 0); QB : OUT STD_LOGIC );END SHFRT;ARCHITECTURE behav OF SHFRT IS BEGIN PROCESS (CLK, LOAD) VARIABLE REG8 : STD_LOGIC_VECTOR(7 DOWNTO 0); BEGIN IF

33、 CLKEVENT AND CLK = 1 THEN IF LOAD = 1 THEN REG8 := DIN; -由（由（LOAD=1）裝）裝載新數(shù)據(jù)載新數(shù)據(jù) ELSE REG8(6 DOWNTO 0) := REG8(7 DOWNTO 1); END IF; END IF; QB = REG8(0); - 輸出最低位輸出最低位 END PROCESS; END behav; X康芯科技康芯科技4.5 一般加法計(jì)數(shù)器設(shè)計(jì)一般加法計(jì)數(shù)器設(shè)計(jì) 4.5.3 含并行置位的移位寄存器設(shè)計(jì)含并行置位的移位寄存器設(shè)計(jì) 圖圖4-16 例例4-23的工作時(shí)序的工作時(shí)序 1.0s 1.5s 2.0s 2.5s

34、3.0s 3.5s 4.0s 4.5s 習(xí)習(xí) 題題 X康芯科技康芯科技4-1. 畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：畫出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件：ENTITY buf3s IS - 實(shí)體實(shí)體1： 三態(tài)緩沖器三態(tài)緩沖器 PORT (input : IN STD_LOGIC ; - 輸入端輸入端 enable : IN STD_LOGIC ; - 使能端使能端 output : OUT STD_LOGIC ) ; - 輸出端輸出端END buf3x ;ENTITY mux21 IS -實(shí)體實(shí)體2： 2選選1多路選擇器多路選擇器 PORT (in0, in1, sel : IN STD_LOGIC; output : OUT STD_LOGIC); 習(xí)習(xí) 題題 X康芯科技康芯科技4-2. 圖圖4-17所示的是所示的是4選選1多路選擇多路選擇器，試分別用器，試分別用IF_TH