實習報告版圖設計的實習報告

1、2009屆畢業(yè)生實習報告實習報告題目關于在上海國芯集成電路有限公司從事版圖設計的實習報告學生姓名 鄭尚玥 專 業(yè)集成電路設計與集成系統(tǒng)學 號 2540710306 系（分院） 微電子技術系 指導教師 陳文宣 職 稱 版圖設計工程師 2009年 5 月 27 日關于在上海國芯集成電路有限公司從事版圖設計的實習報告一、 實習單位及崗位簡介（一）、實習單位的簡介上海國芯集成電路設計有限公司是一家專業(yè)從事集成電路設計與銷售的公司，成立于2003年6月10日。國家重點高新技術企業(yè)。主要從事集成電路的設計開發(fā)及銷售，承接客戶委托的集成電路設計、開發(fā)和服務，同時向客戶提供具有自主知識產權的系統(tǒng)解決方案。公司

2、在揚州有4條生產線，目前主要以5吋bipolar工藝為主，主導產品已形成功率放大、運算放大和電源管理三大類，同時，公司還提供日本進口分離器件的晶圓及器件：如小功率三極管、高頻管、肖特基、穩(wěn)壓管和系列單雙向可控硅。30多個品種，覆蓋消費、通訊、投資等多個領域，客戶遍布海內外。（二）、實習崗位的簡介 反向設計又稱解剖分析，它是在剖析現(xiàn)有樣品的基礎上進行某種修改或改進。反向設計是集成電路設計方法的一個專有名詞。集成電路的設計最終要落實到代表電路結構的幾何圖形（這些圖形的交迭構成集成電路的基本單元主要是晶體管）。通過將圖形轉化為各加工工序所需的掩膜，加工廠即可根據(jù)掩膜大規(guī)模地批量生產芯片。反向設計是通

3、過拍攝和放大已有芯片照片得到版圖的幾何圖形。其作用如下：1） 仿制（在原產品的基礎上綜合各家優(yōu)點，推出更先進的產品）；2） 可獲取先進的集成電路設計和制造的秘密（包括設計思想、版圖設計技術、制造工藝等）。 逆向設計的流程如下：1） 提取橫向尺寸 打開封裝，對芯片上的設計圖形拍照（把芯片放大數(shù)百倍分塊照相，提取集成電路的復合版圖）； 拼圖（把照片拼成整個產品完整的復合版圖）； 從產品的復合版圖提取電路、器件尺寸和設計規(guī)則； 進行電路模擬，驗證所提取的電路是否正確；          仿真驗證就是檢驗提取電路

4、的正確性，檢驗的標準是電路所需實現(xiàn)的功能。看設計是否精確地滿足了功能是所有要求。一但違反，不符合規(guī)要求的，就需要修改電路。  若模擬正確，可以開始畫版圖。版圖設計不良是導致電路失效的重要原因。設計是可靠性的基礎，良好的設計是保證可靠性的前提。版圖設計質量的好壞不僅影響可靠性而且影響成品率。良好的版圖設計，不僅本身很少帶來不可靠因素，而且對工藝難以避免的問題也可預防或減弱其影響。版圖設計不良就等于“先天不足”，即使用最好的工藝，最嚴格的工藝控制和篩選都難以獲得高可靠性產品。版圖設計是根據(jù)電子電路性能的要求和制造的工藝水平，按照一定的設計規(guī)則，將電子線路圖設計成為光刻掩模板圖，這些掩模板

5、圖包括制造集成電路所用的阱、有源區(qū)、多晶硅、p+注入、n+注入、接觸孔、通孔、多層金屬連線等工序的幾何圖形。 版圖物理驗證   對完成布線的物理版圖進行功能和時序上的驗證，大致包括drc如lvs:drc（design rule checking）：設計規(guī)則檢查，檢查連線間距，連線寬度等是否滿足工藝要求lvs驗證，簡單說，就是版圖與邏輯綜合后的門級電路圖的對比驗證；驗證是反復迭代的過程，直到驗證結果顯示完全符合規(guī)格標準。提取縱向尺寸 用掃描電鏡。擴展電阻儀等提取氧化層厚度、金屬膜厚度、多晶硅厚度、結深、基區(qū)寬度等縱向雜質分布。二、 實習內容及過程tx2反向設計（一）

6、 閱讀客戶提供的資料1.工藝文件a.purpose :this is the document provides the necessary information for the topological layout and electrical design rule for 3.0um cmos p-well (n-substrate) metal gate technology.b.mask name and descriptionno.mask layersmask namedescription 1p-wellpwnmos substrate & diffusion res

7、istor 2p+p+p-channel source and drain3n+n+n-channel source and drain4vtvtp-channel vth adjust5contactc1contact from metal 6metal m1interconnect 7padpabond pad opening c.design rule 從工藝文件可知tx2是3.0um的鋁柵工藝，n襯底p阱單層金屬，以及包括的層次，各個層次所代表的意義；還有設計規(guī)則，規(guī)則文件過多，不多加描述，后面有dec文件對其進行闡述。2.功能文件tx2是用于遙控玩具汽車的cmos電路，有五種控制功能

8、，控制汽車向前、向后、向右、左轉、右轉和加速功能，采用dip14封裝，引腳的安排如圖1所示，可根據(jù)引腳的排列順序迅速判斷版圖上的pin腳，tx2工作電壓范圍：2.5到4v，標準振蕩頻率128hz，圖2是電路框圖，可根據(jù)框圖提取電路圖1 tx2引腳安排 圖2 tx2功能框圖 （二） 根據(jù)芯片照片提取電路 圖示3為芯片去封裝后，擴大500倍的元件層照片，圖4為鋁線的，識別出照片上的層次，包括pin腳、p阱、n+、p+，在鋁線層上能看到很明顯的金屬孔。關于pin腳的判斷，首先判斷gnd，直接接到阱上的pin腳為vdd，再根據(jù)圖1引腳的順序，可判斷出各個pin腳，圖4是判斷完pin腳的照片。根據(jù)金屬連

9、線的走向，識別出元件，可提取出電路圖。圖3 tx2芯片照片圖4 鋁線及pin腳分布 圖5 芯片照片部分元件圖和鋁線分布圖1. 識別元件圖6為元件圖，a中可以看出p阱里面注入n+，鋁線覆蓋了整個n+，阱上打孔接到了gnd，由此判斷a為二極管，根據(jù)pn結原理，二極管正極接到了地，反向保護電路，如圖6。b是直接在襯底上注入p+，兩端接上鋁線，判斷出b為電阻。c上面的器件在p阱里，有n+,n+中間形成溝道，所以為nmos，下面的器件在襯底上，同理判斷為pmos,分別有三個極，為源漏柵。a b c圖6 a二極管 b電阻 c nmos(上)pmos（下）圖7 二極管電路2.模塊電路的提取從芯片照片上可以看

10、出有很多重復的單元模塊，只要提取出一個模塊的電路，其余的可以直接調用，分析照片，分為pla,dff,dff，stg,dff2,dff3,latch, inv模塊，以pla模塊為例，圖8，可以很明顯的在照片上看出pmos、nmos,以及連接關系，打尺量出w=4u,l=3u,挨個在電路中放置mos管，模型名稱填nmos或pmos，畫出電路如圖9。建立symbol,在畫電路時方便調用。如圖10.同理，對于其他模塊通過讀取鋁線的走向，可得出電路， 圖8 pla芯片照片圖9 pla模塊電路圖10 pla的symbol3.tx2電路的提取根據(jù)鋁線的走向，調用模塊，提取出電路。為使電路看上去清晰明了，整個電

11、路分為七塊，從pin腳處往中心提取，提取出來的電路如圖11圖11 tx2電路（三） 電路仿真對于提取出來的電路，并不知道其的正確性，這時需要加入信號進行仿真，觀察仿真出來的波形能否實現(xiàn)功能，對于tx2電路，仿真出其中一個波形，就可以知道整個電路的正確與否，但依然需要3到4天的時間，因此，仿真是一個相當耗時的過程。功能文件中，各個pin腳的說明如表1：表1 tx2引腳功能引腳序號名稱說明1right若該引腳接地，則選擇右轉功能2test測試端3gnd電源負端4backward若該引腳接地，則選擇后退功能5forward若該引腳接地，則選擇前進功能6turbo若該引腳接地，則選擇加速功能7sc帶載

12、波頻率的編碼信號輸出端8so不帶載波頻率的編碼信號輸出端9vdd電源正端10pc電源控制輸出端11osco振蕩器輸出端12osci振蕩器輸入端13fosc該端用于測試方式14left若該腳接地，則選擇左轉功能tx2工作原理tx2電路把按鍵信息編成特殊的串行數(shù)字編碼，經過圍路高頻調制發(fā)射出去。編碼方式：串行碼格式（一幀為n+4個脈沖）起始碼+功能碼起始碼:4個w2 功能碼：n個w1其中w2為500hz 頻寬比為3/4 w1為1hz 頻寬比為1/2功能碼由n個w1脈沖組成，n的不同數(shù)值分別表示不同的功能，詳述如表2：表2 功能碼以及功能碼數(shù)功能鍵功能碼數(shù)（n）按鍵剛結束4（w2）前進10（w1）前

13、進+加速16（w1）加速22（w1）加速+前進+向左28（w1）加速+前進+向右34（w1）后退40（w1）后退+向右46（w1）后退+向左52（w1）向左58（w1）向右64（w1）為節(jié)省仿真時間，我選擇了實現(xiàn)前進功能，工作電壓為3.6v,需要觀察波形的端口添加為輸入端p5forward,輸出端p8so，建立仿真symbol,如圖12，在p11和p12之間加上一電阻，以產生時鐘震蕩信號，對于電阻的大小，需要調試，在仿真一段時間后，停止查看頻率，使頻率達到128khz，電阻的大小約為180k歐姆。p5端口加入信號：在第0us的時候為“1”電壓為3.6v，在第30us的時候依然為1，在第30.0

14、01us時候變?yōu)榈碗娖健?” 接地 0v，在第50 us的時候依然為0，在第 50.001us的時候變?yōu)楦唠娖剑?.6v。仿真時間為50us,仿真波形如下圖波形顯示正確，所以接下來可以畫版圖了。（四） 根據(jù)電路實現(xiàn)版圖。先需要定義層次，用公司定義好的層次代表版圖上的層次，如圖12所示，定義層次為emit（n+） base（p+） iso（p阱）cont(contact) pad(pad)版圖的分布還是需要根據(jù)芯片照片一邊打尺一邊畫，對于間距，可以適當縮小，大致可以按最小規(guī)則畫，這樣可以縮小芯片面積，節(jié)約成本。先挨個畫單元模塊，畫完一個需要檢查一下drc和lvs，這樣可以保證錯誤不在模塊里，如果

15、完成版圖之后再進行驗證，會很麻煩。圖13和14是畫好的pla模塊和dff模塊。圖13 pla模塊版圖 圖12 lsw圖14 dff模塊版圖當完成所有模塊的版圖之后，就可以對整個電路進行畫版圖了，調用單元模塊按最小規(guī)則進行布局，為使后期lvs驗證的時候方便查錯，在單元模塊上用不用的層次進行標注，但是pin腳需用相同的層次，我用的是m1標注。圖15 tx2完成的版圖(五) drc和lvs驗證驗證之前需要編寫drc和lvs文件。drc文件根據(jù)設計規(guī)則編寫，如下*descriptionprimary=tx2;top cellindisk=tx2.gds;input fileoutdisk=print.

16、out;output fileprintfile=summary;summary report filemode= exec nowscale =0.001 micresolution =0.001 miccnames-csen =nokeepdata =yes;power-node =vdd , vdd;ground-node =gnd , vssschematic =lvslogicsummary-only =notext-pri-only =no*end*input-layersubstrate= psub 0iso =4base =5bre =6emit =7cont =9metal1

17、 =10via =11pad =13*end*operationand metal1 via gateand gate iso ngatenot gate ngate pgateor base emit plus;pw (iso)width iso lt 5.0 output iso 01 ;1aexth iso lt 10 output iso 02 ;1cencto emit iso lt 1.0 output iso 03 ;1eextt iso base lt 5.5 output iso 04 ;1f;p+ (base)width base lt 2.5 output base 01

18、; 2awidth gate lt 3.0 outputbase 02; 2benct iso baselt 2.5output base 03 ;2gint iso baselt 1.0output base 04 ;2fexth pgatelt3.0 output base 05 ;2h;width ;2d;extt base emit lt .001 output base 06 ;2e;n+ (emit)width emit lt 2.5 output emit 01 ;3a;width ;3dexth emitlt3.0 output emit 02 ;3f;content (con

19、t)width contlt1.5outputc1 01 ; 4aenccont pluslt1.5output c1 02 ; 4cexth contlt2.0output c1 03 ; 4dencto cont pluslt1.25 output c1 04 ; 4e;metal (metal1)width metal1lt2.5outputm1 01 ;5aexth metal1lt1.5output m1 02 ;5bencto gatemetal1lt 1.0 output m1 03 ;5cencto contmetal1lt0.5output m1 04 ;5d;padwidt

20、h pad lt80output pad 01 ;6aexthpad lt45output pad 02 ;6b*end導出tx2的gds文件，進行drc驗證，對版圖需要進行反復驗證修改，只到不再報錯為止。lvs文件的編寫比較復雜，包括器件的識別和層次之間連接關系的識別，對于不方便描述的，例如mos的柵極，過多的描述顯得很冗余，所以在版圖上所有mos管的柵極上生成cap層次，在驗證時，直接用cap表示mos管的柵極。*descriptionprimary =tx2_lvsindisk =tx2_lvs.gdsoutdisk =lvs.outprintfile =lvssystem =gds2m

21、ode =exec nowscale =0.001 micresolution =0.001 miccnames-csen =nokeepdata =yes;power-node =vdd , vdd;ground-node =gnd , vssschematic =lvslogicsummary-only =notext-pri-only =no*end*input-layersubstrate=psub 0pwell =4uniso =2pdiff =5bres =6ndiff =7cap =8cont =9metal =10 text=63vtg=11pad =13l63 = 63con

22、nect-layer = cpa cpb rpin dia dib gate nsd psd nb pb vdd gnd metal*end*operation;gen vdd and gndselect ndiff outside pwell vddselect pdiff cut pwell gndand gnd pwell gdcnot ndiff vdd nd1not pdiff gnd pd1;gen capselect pdiff enclose cap cpaselect metal enclose cap cpbnot pd1 cpa pd2and gnd cpa gct;ge

23、n resselect pdiff inside bres resrand resr metal rpinnot resr rpin rbodynot pd2 resr pd3;gen dioselect ndiff inside uniso dibselect pwell enclose uniso diaand dia gnd dignot nd1 dib nd2;gen mosselect vtg inside pwell ngatenot vtg ngate pgateand vtg metal gateselect nd2 touch ngate nsdselect pd1 touc

24、h pgate psdnot nd2 nsd nbnot pd3 psd pband cpa psd cpt;connect-layerconnect vdd metal by contconnect gnd metal by contconnect metal cpa by contconnect metal cpb by capconnect gnd cpa by gctconnect metal rpin by contconnect metal dib by contconnect gnd dia by digconnect metal gate by vtgconnect metal

25、 nsd by contconnect metal psd by contconnect metal nb by contconnect metal pb by contconnect psd cpa by cpt;capelement capcp cap cpb cpaelement resrp rbody rpinelement diodp dib dia dibelement mosnm ngate gate nsdelement mospm pgate gate psdlvschkx *end導出tx2電路的網表文件，進行l(wèi)vs驗證，lvs也是一個反復驗證修改的過程，對于報告中不能ma

26、tch的節(jié)點和器件，需要反復修改。下文是tx2通過了lvs的報告* */n* dracula (rev.4.81-p005 / sun-4 s5r4 /gendate: 10-aug/2000 ) * ( copyright 1995, cadence ) * */n* exec time =22:49:12 date =16-sep-2008 hostname = u10* indisk primary cell : tx2_lvs* lvsnet summary report * weffect value= 0.0000000* reduce (layout) summary repor

27、t * statistics before reduce * mos bjt res diode cap und box cell ldd 678 0 9 9 5 0 0 0 0option to smash parallel devices is - on option to construct mos parallel/series structures is - off option to smash pseudo parallel devices is - off option to form cmos gates is - off option to form nand/nor ga

28、tes is - off option to extract substrate nodes of gates is - off option to form drams is - off option to form srams is - off* statistics after reduce * mos bjt res inv diode cap sdwi pdwi supi673 0 9 0 9 5 0 0 0 pupi sdw pdw sup pup and or aoi nand 0 0 0 0 0 0 0 0 0 nor oai und box cell ldd smid pmi

29、d moscap 0 0 0 0 0 0 0 0 0 dram sram 0 0* reduce (schematic) summary report * * statistics before reduce * mos bjt res diode cap und box cell ldd673 0 9 9 5 0 0 0 0* statistics after reduce * mos bjt res inv diode cap sdwi pdwi supi673 0 9 0 9 5 0 0 0 pupi sdw pdw sup pup and or aoi nand 0 0 0 0 0 0

30、 0 0 0 nor oai und box cell ldd smid pmid moscap 0 0 0 0 0 0 0 0 0 dram sram 0 0 * lvs report * date : 16-sep-2008 time : 22:49:50 printline = 1000 mos device width not checked mos device length not checked /*w : sch. pad vdd! matched to lay. pad vdd by padtype /*w : sch. pad gnd! matched to lay. pa

31、d gnd by padtype * * correspondence node pairs * * schematics layout pad type gnd! 2 gnd 1 g vdd! 1 vdd 2 p p10pc 10 p10pc 206 o p11osco 11 p11osco 214 o p12osci 12 p12osci 213 i p13fosc 13 p13fosc 212 o p14left 14 p14left 159 i p1right 3 p1right 75 i p2test 4 p2test 12 i p4backward 5 p4backward 5 i

32、 p5forward 6 p5forward 6 i p6turbo 7 p6turbo 4 i p7sc 8 p7sc 64 o p8so 9 p8so 179 o *total = 14* . big sch node : vdd! 1 conn = 182 . big sch node : gnd! 2 conn = 207 . big lay node : gnd! 1 conn = 207 . big lay node : vdd! 2 conn = 182 number of valid correspondence node pairs = 12* * lvs device ma

33、tch summary * * number of un-matched schematics devices = 0 number of un-matched layout devices = 0 number of matched schematics devices = 696 number of matched layout devices = 696* * discrepancy points listing * * no discrepancies * * device matching summary by type * * type sub-type total device un-matched device sch. lay. sch. lay. mos pm 308 308 0 0 mos nm 365 365 0 0 res rp 9 9 0 0 dio dp 9 9 0 0 cap cp 5 5 0 0 * * lvs summary (repeated) * * * * lvs device match summary * * number of un-matched schematics devices = 0 number of un-matched