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文檔簡介

1、由于項目工作需要，芯片換成V7，最近也開始使用Vivado進行編譯、仿真等。這里有很多好的文章，但是大部分是理論型的，而且很深奧，剛接觸Vivado 的工程師肯定看不懂。所以，今天在這里跟大家分享下怎么用Vivado來抓信號波形，實實在在的在日常的工程中會用到，不用自己摸索，一學(xué)就會。下面開始：1、先綜合一遍，然后在綜合的“flatten_hierarchy”選項設(shè)置"none".2、重新跑一遍綜合后打開綜合報告3、打開“Debug”界面后，顯示了工程中所有模塊的所有信號。4、選擇需要抓取的信號，右鍵點擊“Mark Debug”。5、點擊“OK”6、標(biāo)記成功后，在選擇信號前

2、面就會有個小瓢蟲標(biāo)志。7、保存后生成bit文件8、成功之后會在當(dāng)前工程的xxx.runsimpl_1文件夾下找到.bit加載文件和.ltx波形文件在新建工程的過程中就可以添加logic analyzer IP，把自己感興趣的信號連接至IP。再一種是未能滿足設(shè)計要求，再回過頭來添加analyzer，進行debug。兩種差別不大，都是在功能設(shè)計完之后再添加debug需要查看的信號。2、  添加信號圖1 set up debug如圖1所示，在最左側(cè)的Flow Navigator子窗體，找到Open Synthesized Design，展開，點擊Set Up Debug菜單，進度

3、條跑完之后進入向?qū)Ы缑?，如圖2所示。圖2 set up debug向?qū)c擊Next按鈕，進入nets添加、刪除界面，如圖3所示。圖3 add/remove nets點擊Add/Remove Nets按鈕，進入下一界面，如圖4所示。圖4nets添加完畢，如圖5所示。圖5 nets添加完畢點擊OK，進入下一步，如圖6所示。圖6 nets添加完畢，返回直接NEXT，進入下一界面，圖7所示。圖7 采樣深度設(shè)置采樣深度，選擇capture control、advanced trigger，高級選項都選上，分析時比較方便。設(shè)置完畢后點擊Next，進入summary界面。圖8 summary點擊Finish，設(shè)置完畢。3、  添加了新的IP，需要重新實現(xiàn)首先保存，然后重新Generate Bitstream。Vivado會提示需要重新Implement，點擊OK，重新實現(xiàn)。4、  抓取信號，分析結(jié)果4.1、打開logic analyzerFlow Navigato &

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