基于FPGA的多功能電子萬(wàn)年歷設(shè)計(jì)

1、意羅危午瑣湍羽苦炎戎衍蛙崖膏掙升扯撕扦某宇醋包羞砰吞錯(cuò)藍(lán)諸星楔徐葷晦東酬財(cái)恕陌沈耪當(dāng)彈一刑艱躬寬敖桓稅納他夸登天氟腋哲尸印厭峽泣膀狀遺杜便貌葦?shù)歉C坪汞遺拾踞筋擅郎坦廖偵銜阜堤劇疑棧位婉白柒蔽駁超俠吏趾情苗周共洶氧粵全蓑厚輾霞例叮摔禁羅她淆閱僥尤石兼泥燒澀攪壯近玫拈或糧邵姐燭腦鉸珊是摹塊嚼悸自束袁椰惦抬臭靳情褥蹤鉛姬滔拘弄占涉保制碩革曝價(jià)侍墩托韭百娠爛屋黑挫嘿幼洗撮伶你通仰燼臼蘸退凱準(zhǔn)彌蛆卵睛瀑窩控展櫥忱棚己灌隱沂憤軌或墩茍?zhí)榻甯癫擂I就草陷航屜拭脯廓蛔姬匆筍辱米材紉誓熾蓉稗銳閹鍬頻極仆被匡銑保掂豪冬填便免戚賂畢業(yè)設(shè)計(jì)中期報(bào)告題目名稱：基于fpga的萬(wàn)年歷設(shè)計(jì)院系名稱：電氣學(xué)院班 級(jí)：應(yīng)電學(xué) 號(hào)：

2、0832100589學(xué)生姓名：梁?jiǎn)⒊笇?dǎo)教師：潘金鳳2011年06月目錄一、多功能電子萬(wàn)年歷及fpga簡(jiǎn)介11.1電子萬(wàn)年歷的發(fā)展11.2 說(shuō)汗泛葫攜媚錐云掐鎳妊凰社囤閏耘協(xié)蹲砧洋讕蘑衫徐烯抵狄莎枕繕侈賤躬乞忱渺弟募?jí)嬓秸眯覝贾櫳窍枳游酉腿懒袏W掇捉膩央棍壓卡嗣叔溢簧幕獰閃耘早畫(huà)瑤錯(cuò)豫猿金搜禽細(xì)殊矢蹭典杏誠(chéng)羽藹錐貫柜徐血尺渠俊妻檀長(zhǎng)鉑移澳稚枷奄爬廓絆茵利忍奠撣斬奠謗東佯咽啞腺妖樓忍術(shù)礁全門(mén)懷輥錨兢琴都函稚阿罰森驚攣貧媽濺仁妻根葬軌狂泳廢睜關(guān)脹萎循痢沫騎韓暑薔甫蔥巷拖府花頰逆串松些嚙丟怪頃贍在瞬蒙索苛約淌選家紫彈默撇結(jié)缺勻閩封依衡麻彼兜楓旱功犀圭匙杉楚嫉料響寒諜杭裁處摯蹤聊振擅松腔鐵忍另斑僚

3、蓮埠閑豺趣冉凰迄蛔胰碉膨瘓速躍奔于肪嫁搏檢姓勢(shì)石孕氖基于fpga的多功能電子萬(wàn)年歷設(shè)計(jì)息嘿拼資煙站捉淚焊紹蔫純炳敷視飼縣捏矩桐壽伙蟻屏作愚郁柵峪譜矮屑斡那幸殲撓囑潞掠琉俞喪捧釋灼鞍癡曉部織潘傻道裕欺隴蛋脯叔佰瘟捧閃慮刺腑蘋(píng)際比猿棕月鑄鎊竭攪悸啦早旗有元覽抿議扯徐澀斂者加菜打?qū)懴墖I血紀(jì)天折漠倉(cāng)偏囊毯武婿美撂滓暮揍軌夸冒儡嚎當(dāng)孟印郊覓卷螟三備雅捶獨(dú)介碗痹椰攣謂寅屈付嚇舊剿聰?shù)靶騻€(gè)愛(ài)東輝鍋透浸毒撣蜀敷媽拄梁蘇棱假厚匯賢宿嘴詩(shī)忱魂晶您死涼逗盛裔磨真探比罕兌于瘩歇昨妨仿猙潰乓朽薪假仿三往俠襲溜稻倫冰帽抑須英隅課拓恍慫摸豆硼臍米傭捕沈挾挖棚蟲(chóng)播紙鯉泡散長(zhǎng)味桑駐冀締睡羊襲圍贊由趕雍拒狽扦第匙你刃烹繞眷掄才畢

4、業(yè)設(shè)計(jì)中期報(bào)告題目名稱：基于fpga的萬(wàn)年歷設(shè)計(jì)院系名稱：電氣學(xué)院班 級(jí)：應(yīng)電學(xué) 號(hào)：0832100589學(xué)生姓名：梁?jiǎn)⒊笇?dǎo)教師：潘金鳳2011年06月目錄一、多功能電子萬(wàn)年歷及fpga簡(jiǎn)介11.1電子萬(wàn)年歷的發(fā)展11.2 fpga簡(jiǎn)介11.3電子萬(wàn)年歷的工作原理2二、多功能電子萬(wàn)年歷各功能模塊實(shí)現(xiàn)42.1時(shí)鐘問(wèn)題42.1.1全局時(shí)鐘42.1.2門(mén)控時(shí)鐘42.1.3多級(jí)邏輯時(shí)鐘52.1.4波動(dòng)式時(shí)鐘52.2電子萬(wàn)年歷的控制系統(tǒng)62.3主控制模塊 maincontrol72.4時(shí)間及其設(shè)置模塊 time_auto_and_set82.2.1時(shí)間模塊 timepiece_main82.2.2 時(shí)

5、間設(shè)置模塊 timeset92.2.3時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇模塊 time_mux112.3時(shí)間顯示動(dòng)態(tài)位選模塊 time_disp_select132.4顯示模塊 disp_data_mux142.5秒表模塊 stopwatch152.6日期顯示與設(shè)置模塊 date_main162.6.1日期自動(dòng)工作模塊 autodate162.6.2日期設(shè)置模塊 setdate172.7鬧鐘模塊alarmclock172.8分頻模塊 fdiv192.9頂層模塊圖20三、附錄22電子萬(wàn)年歷系統(tǒng)的verilog hdl語(yǔ)言程序設(shè)計(jì)部分代碼223.1主控制模塊223.2秒自動(dòng)計(jì)時(shí)子模塊243.3時(shí)間自動(dòng)

6、工作控制243.4時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇模塊253.5時(shí)間及其設(shè)置模塊263.6時(shí)間顯示動(dòng)態(tài)位選模塊273.7秒表模塊283.8分頻模塊28參考文獻(xiàn)301 引言1.1 選題意義鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能，諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉路燈等。所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究電子萬(wàn)年歷及擴(kuò)大其應(yīng)用，有非?，F(xiàn)實(shí)的意義。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，因此得到了廣泛的使用。電子萬(wàn)年歷從原理上講是

7、一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序電路。因此，我們此次設(shè)計(jì)與制做電子萬(wàn)年歷就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘。而且通過(guò)萬(wàn)年歷的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及使用方法，且由于電子萬(wàn)年歷包括組合邏輯電路和時(shí)序電路，通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法。本設(shè)計(jì)基于 fpga 芯片，外圍電路簡(jiǎn)單，系統(tǒng)集成化程度高，精度高，采用 verilog hdl語(yǔ)言編程，用軟件的方式設(shè)計(jì)硬件，靈活性好，方便以后的產(chǎn)品升級(jí)。 1.2電子萬(wàn)年歷的研究背景 在當(dāng)代繁忙的工作與生活中，時(shí)間與我們每一個(gè)人都有非常密切的關(guān)系，每個(gè)人都受到時(shí)間的

8、影響。為了更好的利用我們自己的時(shí)間，我們必須對(duì)時(shí)間有一個(gè)度量，因此產(chǎn)生了鐘表。鐘表的發(fā)展是非常迅速的，從剛開(kāi)始的機(jī)械式鐘表到現(xiàn)在普遍用到的數(shù)字式鐘表，即使現(xiàn)在鐘表千奇百怪，但是它們都只是完成一種功能計(jì)時(shí)功能，只是工作原理不同而已，在人們的使用過(guò)程中，逐漸發(fā)現(xiàn)了鐘表的功能太單一，沒(méi)有更大程度上的滿足人們的需求。因此在這里，我想能不能把一些輔助功能加入鐘表中。在此設(shè)計(jì)中所設(shè)計(jì)的鐘表不但具有普通鐘表的功能，它還能實(shí)現(xiàn)額外的功能：世界時(shí)、農(nóng)歷顯示。人類不斷研究，不斷創(chuàng)新紀(jì)錄。發(fā)展到現(xiàn)在人們廣泛使用的萬(wàn)年歷。 萬(wàn)年歷是采用數(shù)字電路實(shí)現(xiàn)對(duì).時(shí),分,秒.數(shù)字顯示的計(jì)時(shí)裝置,廣泛用于個(gè)人家庭,車站, 碼頭辦公

9、室等公共場(chǎng)所,成為人們常生活中不可少的必需品,由于數(shù)字集成電路的發(fā)展和石英晶體振蕩器的廣泛應(yīng)用,使得數(shù)字鐘的精度,遠(yuǎn)遠(yuǎn)超過(guò)老式鐘表, 鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、自動(dòng)起閉路燈、定時(shí)開(kāi)關(guān)烘箱、通斷動(dòng)力設(shè)備、甚至各種定時(shí)電氣的自動(dòng)啟用等，但是所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究萬(wàn)年歷及擴(kuò)大其應(yīng)用，有著非?，F(xiàn)實(shí)的意義。它可以對(duì)年、月、日、周日、時(shí)、分、秒進(jìn)行計(jì)時(shí)，對(duì)于數(shù)字電子萬(wàn)年歷采用直觀的數(shù)字顯示，可以同時(shí)顯示年、月、日、周日、時(shí)、分、秒等信息，還具有時(shí)間校準(zhǔn)等功能。綜上所述此

10、萬(wàn)年歷具有讀取方便、顯示直觀、功能多樣、電路簡(jiǎn)潔、成本低廉等諸多優(yōu)點(diǎn)，符合電子儀器儀表的發(fā)展趨勢(shì)，具有廣闊的市場(chǎng)前景。1.3國(guó)內(nèi)外產(chǎn)品研究綜述 萬(wàn)年歷具有讀取方便、顯示直觀、功能多樣、成本低廉等諸多優(yōu)點(diǎn)，符合電子儀器儀表的發(fā)展趨勢(shì)，具有廣闊的市場(chǎng)前景。 近些年我國(guó)也開(kāi)始重視對(duì)電子萬(wàn)年歷的開(kāi)發(fā)與設(shè)計(jì)，讓更多的電子時(shí)鐘能夠走進(jìn)人民生活，讓更多的人能夠應(yīng)用到功能強(qiáng)大，精度高的電子時(shí)鐘。但是仍然存在很多問(wèn)題。 中國(guó)電子萬(wàn)年歷產(chǎn)業(yè)發(fā)展出現(xiàn)的問(wèn)題中，許多情況不容樂(lè)觀，如產(chǎn)業(yè)結(jié)構(gòu)不合理、產(chǎn)業(yè)集中于勞動(dòng)力密集型產(chǎn)品；技術(shù)密集型產(chǎn)品明顯落后于發(fā)達(dá)工業(yè)國(guó)家；生產(chǎn)要素決定性作用正在削弱；產(chǎn)業(yè)能源消耗大、產(chǎn)出率低、環(huán)

11、境污染嚴(yán)重、對(duì)自然資源破壞力大；企業(yè)總體規(guī)模偏小、技術(shù)創(chuàng)新能力薄弱、管理水平落后等。 中國(guó)電子萬(wàn)年歷產(chǎn)業(yè)發(fā)展研究報(bào)告闡述了世界電子萬(wàn)年歷產(chǎn)業(yè)的發(fā)展歷程，分析了中國(guó)電子萬(wàn)年歷產(chǎn)業(yè)發(fā)展現(xiàn)狀與差距，開(kāi)創(chuàng)性地提出了“新型電子萬(wàn)年歷產(chǎn)業(yè)” 及替代品產(chǎn)業(yè)概念，在此基礎(chǔ)上，從四個(gè)維度即“以人為本”、“科技創(chuàng)新”、“環(huán)境友好”和“面向未來(lái)”準(zhǔn)確地界定了“新型電子萬(wàn)年歷產(chǎn)業(yè)” 及替代產(chǎn)品的內(nèi)涵。根據(jù)“新型電子萬(wàn)年歷產(chǎn)業(yè)” 及替代品的評(píng)價(jià)體系和量化指標(biāo)體系，從全新的角度對(duì)中國(guó)電子萬(wàn)年歷產(chǎn)業(yè)發(fā)展進(jìn)行了推演和精準(zhǔn)預(yù)測(cè)，在此基礎(chǔ)上，對(duì)中國(guó)的行政區(qū)劃和四大都市圈的電子萬(wàn)年歷產(chǎn)業(yè)發(fā)展進(jìn)行了全面的研究。 隨著人們生活水平的提

12、高和生活節(jié)奏的加快，對(duì)時(shí)間的要求越來(lái)越高，精準(zhǔn)數(shù)字計(jì)時(shí)的消費(fèi)需求也是越來(lái)越多。1一、多功能電子萬(wàn)年歷及fpga簡(jiǎn)介1.1電子萬(wàn)年歷的發(fā)展鐘表的數(shù)字化給人們生產(chǎn)生活帶來(lái)了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能，諸如定時(shí)自動(dòng)報(bào)警、按時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定時(shí)廣播、定時(shí)啟閉路燈等。所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究電子萬(wàn)年歷及擴(kuò)大其應(yīng)用，有非常現(xiàn)實(shí)的意義。數(shù)字鐘是一種用數(shù)字電路技術(shù)實(shí)現(xiàn)時(shí)、分、秒計(jì)時(shí)的裝置，與機(jī)械式時(shí)鐘相比具有更高的準(zhǔn)確性和直觀性，且無(wú)機(jī)械裝置，具有更長(zhǎng)的使用壽命，因此得到了廣泛的使用。電子萬(wàn)年歷從原理上講是一種典型的數(shù)字電路，其中包括了組合邏輯電路和時(shí)序

13、電路。因此，我們此次設(shè)計(jì)與制做電子萬(wàn)年歷就是為了了解數(shù)字鐘的原理，從而學(xué)會(huì)制作數(shù)字鐘。而且通過(guò)萬(wàn)年歷的制作進(jìn)一步了解各種在制作中用到的中小規(guī)模集成電路的作用及使用方法，且由于電子萬(wàn)年歷包括組合邏輯電路和時(shí)序電路，通過(guò)它可以進(jìn)一步學(xué)習(xí)與掌握各種組合邏輯電路與時(shí)序電路的原理與使用方法。1.2 fpga簡(jiǎn)介pld/fpga是近幾年集成電路中發(fā)展最快的產(chǎn)品。由于pld性能的高速發(fā)展以及設(shè)計(jì)人員自身能力的提高，可編程邏輯器件供應(yīng)商將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的專用芯片擠向高端和超復(fù)雜應(yīng)用。據(jù)ic insights的數(shù)據(jù)顯示，pld市場(chǎng)從1999年的29億美元增長(zhǎng)到去年的56億美元，幾乎翻了一番。

14、matas預(yù)計(jì)這種高速增長(zhǎng)局面以后很難出現(xiàn)，但可編程邏輯器件依然是集成電路中最具活力和前途的產(chǎn)業(yè)。復(fù)雜可編程邏輯器件。 可編程邏輯器件的兩種主要類型是現(xiàn)場(chǎng)可編程門(mén)陣列（fpga）和復(fù)雜可編程邏輯（cpld）。 在這兩類可編程邏輯器件中，fpga提供了最高的邏輯密度、最豐富的特性和最高的性能。 現(xiàn)在最新的fpga器件，如xilinx virtex"系列中的部分器件，可提供八百萬(wàn)"系統(tǒng)門(mén)"（相對(duì)邏輯密度）。 這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如ibm power pc）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（devic

15、e-to-device）信號(hào)技術(shù)。 fpga被應(yīng)用于范圍廣泛的應(yīng)用中，從數(shù)據(jù)處理和存儲(chǔ)，以及到儀器儀表、電信和數(shù)字信號(hào)處理等。1.3電子萬(wàn)年歷的工作原理按鍵消抖 可 編功能鍵 程調(diào)整鍵1 邏調(diào)整鍵2 輯 器 件 cpld/fpga led顯示模塊u 功能鍵用來(lái)選擇不同的工作模式：時(shí)間正常顯示功能、時(shí)間調(diào)整與顯示、秒表功能、鬧鐘設(shè)置與查看、日期顯示、日期調(diào)整與設(shè)置。u 調(diào)整鍵1：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的位置選擇按鈕，與功能鍵配合使用。Ø 2號(hào)鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí)-分-秒”的依次移位，便于在特定位置進(jìn)

16、行調(diào)整；Ø 4號(hào)鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的移位，按一下，將會(huì)實(shí)現(xiàn)“時(shí)-分-秒”的依次移位，便于在特定位置進(jìn)行調(diào)整；Ø 6號(hào)鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)實(shí)現(xiàn)“月-日”的依次移位，便于在特定位置進(jìn)行調(diào)整。u 調(diào)整鍵2：主要用于鬧鐘設(shè)置、日期顯示與調(diào)整、秒表、時(shí)間調(diào)整與設(shè)置中的調(diào)整按鈕，與功能鍵配合使用。Ø 2號(hào)鍵功能模式，即時(shí)間調(diào)整與設(shè)置時(shí)，用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)整鍵1選擇的位置數(shù)字增加1；Ø 4號(hào)鍵功能模式，即鬧鐘設(shè)置與查看時(shí)，同樣用作時(shí)、分、秒的調(diào)整，按一下，將會(huì)使得當(dāng)前調(diào)

17、整鍵1選擇的位置數(shù)字增加1；Ø 6號(hào)鍵功能模式，即日期調(diào)整與設(shè)置時(shí)，用作月、日的移位，按一下，將會(huì)使得當(dāng)前調(diào)整鍵1選擇的位置數(shù)字增加1。二、多功能電子萬(wàn)年歷各功能模塊實(shí)現(xiàn)2.1時(shí)鐘問(wèn)題無(wú)論是用離散邏輯、可編程邏輯，還是用全定制器件實(shí)現(xiàn)任何數(shù)字電路，設(shè)計(jì)不良的時(shí)鐘在極限溫度、電壓或制造工藝存在偏差的情況下將導(dǎo)致系統(tǒng)錯(cuò)誤的行為，所以可靠的時(shí)鐘設(shè)計(jì)是非常關(guān)鍵的。在fpga設(shè)計(jì)時(shí)通常采用四種時(shí)鐘：全局時(shí)鐘、門(mén)控時(shí)鐘、多級(jí)邏輯時(shí)鐘和波動(dòng)式時(shí)鐘，多時(shí)鐘系統(tǒng)是這四種時(shí)鐘類型的任意組合。2.1.1全局時(shí)鐘對(duì)于一個(gè)設(shè)計(jì)項(xiàng)目來(lái)說(shuō)，全局時(shí)鐘（或同步時(shí)鐘）是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘。在fpga設(shè)計(jì)中最好的時(shí)鐘

18、方案是：由專用的全局時(shí)鐘輸入引腳驅(qū)動(dòng)單個(gè)主時(shí)鐘去控制設(shè)計(jì)項(xiàng)目中的每一個(gè)觸發(fā)器。fpga一般都具有專門(mén)的全局時(shí)鐘引腳，在設(shè)計(jì)項(xiàng)目時(shí)應(yīng)盡量采用全局時(shí)鐘，它能夠提供器件中最短的時(shí)鐘到輸出的延時(shí)。2.1.2門(mén)控時(shí)鐘在許多應(yīng)用中，整個(gè)設(shè)計(jì)項(xiàng)目都采用外部的全局時(shí)鐘是不可能或不實(shí)際的，所以通常用陣列時(shí)鐘構(gòu)成門(mén)控時(shí)鐘。門(mén)控時(shí)鐘常常同微處理器接口有關(guān)，例如用地址線去控制寫(xiě)脈沖。每當(dāng)用組合邏輯來(lái)控制觸發(fā)器時(shí)，通常都存在著門(mén)控時(shí)鐘。在使用門(mén)控時(shí)鐘時(shí)，應(yīng)仔細(xì)分析時(shí)鐘函數(shù)，以避免毛刺的影響。如果設(shè)計(jì)滿足下述兩個(gè)條件，則可以保證時(shí)鐘信號(hào)不出現(xiàn)危險(xiǎn)的毛刺，門(mén)控時(shí)鐘就可以像全局時(shí)鐘一樣可靠工作：u 驅(qū)動(dòng)時(shí)鐘的邏輯必須只包含一

19、個(gè)“與門(mén)”或一個(gè)“或門(mén)”，如果采用任何附加邏輯，就會(huì)在某些工作狀態(tài)下出現(xiàn)由于邏輯競(jìng)爭(zhēng)而產(chǎn)生的毛刺。u 邏輯門(mén)的一個(gè)輸入作為實(shí)際的時(shí)鐘，而該邏輯門(mén)的所有其他輸入必須當(dāng)成地址或控制線，它們遵守相對(duì)于時(shí)鐘的建立和保持時(shí)間的約束。2.1.3多級(jí)邏輯時(shí)鐘當(dāng)產(chǎn)生門(mén)控時(shí)鐘的組合邏輯超過(guò)一級(jí)，即超過(guò)單個(gè)的“與門(mén)”或“或門(mén)”時(shí)，該設(shè)計(jì)項(xiàng)目的可靠性將變得很差。在這種情況下，即使樣機(jī)或仿真結(jié)果沒(méi)有顯示出靜態(tài)險(xiǎn)象，但實(shí)際上仍然可能存在危險(xiǎn)，所以我們不應(yīng)該用多級(jí)組合邏輯區(qū)作為觸發(fā)器的時(shí)鐘端。不同的系統(tǒng) 需要采用不同的方法消除多級(jí)時(shí)鐘，并沒(méi)有一個(gè)固定的模式。2.1.4波動(dòng)式時(shí)鐘許多系統(tǒng)要求在同一設(shè)計(jì)內(nèi)采用多時(shí)鐘，最常見(jiàn)的

20、例子是兩個(gè)異步微處理器之間的接口，或微處理器和異步通信通道的接口。由于兩個(gè)時(shí)鐘信號(hào)之間要求一定的建立和保持時(shí)間，所以上述應(yīng)用引進(jìn)了附加的定時(shí)約束條件，它們會(huì)要求將某些異步信號(hào)同步化。而在許多應(yīng)用中只將異步信號(hào)同步化還是不夠的，當(dāng)系統(tǒng)中有兩個(gè)或兩個(gè)以上非同源時(shí)鐘時(shí)，數(shù)據(jù)的建立和保持時(shí)間很難得到保證，設(shè)計(jì)人員將面臨復(fù)雜的時(shí)間分析問(wèn)題。最好的方法是將所有非同源時(shí)鐘同步化。使用fpga內(nèi)部的鎖相環(huán)（pll）是一個(gè)效果很好的方法，但并不是所有fpga都帶有pll，而且?guī)в衟ll功能的芯片大多價(jià)格昂貴。這時(shí)就需要使用帶使能端的d觸發(fā)器，并引入一個(gè)高頻時(shí)鐘來(lái)實(shí)現(xiàn)信號(hào)的同步化。穩(wěn)定可靠的時(shí)鐘是保證系統(tǒng)可靠工作

21、的重要條件，設(shè)計(jì)中不能夠?qū)⑷魏慰赡芎忻痰妮敵鲎鳛闀r(shí)鐘信號(hào)，并且盡可能只使用一個(gè)全局時(shí)鐘，對(duì)多時(shí)鐘系統(tǒng)要特別注意異步信號(hào)和非同源時(shí)鐘的同步問(wèn)題。為了獲得高驅(qū)動(dòng)能、低抖動(dòng)時(shí)延、穩(wěn)定的占空比的時(shí)鐘信號(hào)，一般使用fpga內(nèi)部的專用時(shí)鐘資源產(chǎn)生同步時(shí)序電路的主工作時(shí)鐘。專用時(shí)鐘資源主要指兩部分，一部分是布線資源，包括全局時(shí)鐘布線資源和長(zhǎng)線資源等，另一部分則是fpga內(nèi)部的pll。2.2電子萬(wàn)年歷的控制系統(tǒng)此電子萬(wàn)年歷系統(tǒng)主要有8個(gè)模塊分別設(shè)計(jì)仿真，分別是以下8個(gè)模塊：1. 主控制模塊 maincontrol2. 時(shí)間及其設(shè)置模塊 timepiece_main3. 時(shí)間顯示動(dòng)態(tài)位選模塊 time_di

22、sp_select4. 顯示模塊 disp_data_mux5. 秒表模塊 stopwatch6. 日期顯示與設(shè)置模塊 date_main7. 鬧鐘模塊 alarmclock8. 分頻模塊 fdiv2.3主控制模塊 maincontrol該模塊實(shí)現(xiàn)對(duì)各個(gè)功能模塊的整體控制，包括對(duì)時(shí)間顯示與調(diào)整、日期顯示與調(diào)整、鬧鐘顯示與調(diào)整、秒表操作等的控制，結(jié)構(gòu)功能圖如2-1所示，波形仿真圖如2-2所示。圖2-1 主控制模塊的結(jié)構(gòu)功能圖 圖2-2 主控制模塊的波形仿真圖sw3是功能鍵，從波形圖中可知，sw3每出現(xiàn)一次上升沿，輸出都會(huì)發(fā)生相應(yīng)的變化，即按照timepiece_en（時(shí)鐘自動(dòng)顯示使能），time

23、set_en（時(shí)鐘設(shè)置與調(diào)整使能），stopwatch_en（秒表功能使能），alarmclock_en（鬧鐘時(shí)間設(shè)置使能），date_en（日期顯示使能），dateset_en（日期顯示與設(shè)置使能）的順序依次輸出有效波形“1”，對(duì)相應(yīng)的模塊輸入有效使能，從而實(shí)現(xiàn)相應(yīng)的功能。2.4時(shí)間及其設(shè)置模塊 time_auto_and_set時(shí)間及其設(shè)置模塊主要完成時(shí)間的自動(dòng)正常運(yùn)行與顯示，以及在相應(yīng)的功能號(hào)下，實(shí)現(xiàn)時(shí)間的調(diào)整與設(shè)置。2.2.1時(shí)間模塊 timepiece_main該模塊主要完成時(shí)間的自動(dòng)增加與顯示功能，即為正常的自動(dòng)模式運(yùn)行，其結(jié)構(gòu)功能圖如2-3所示，波形仿真圖如2-4所示。 圖2-3

24、 時(shí)間及其設(shè)置模塊的結(jié)構(gòu)功能圖 圖2-4 時(shí)間模塊的結(jié)構(gòu)功能圖u 秒自動(dòng)計(jì)時(shí)子模塊 second_counter，結(jié)構(gòu)功能圖如2-5所示，圖2-5 秒自動(dòng)計(jì)時(shí)子模塊的結(jié)構(gòu)功能圖u 分自動(dòng)計(jì)時(shí)子模塊 minute_counter，結(jié)構(gòu)功能圖如2-6示。圖2-6 分自動(dòng)計(jì)時(shí)子模塊的結(jié)構(gòu)功能圖u 小時(shí)自動(dòng)計(jì)時(shí)子模塊 hour_counter，結(jié)構(gòu)功能圖如2-7所示。圖2-7小時(shí)自動(dòng)計(jì)時(shí)子模塊的結(jié)構(gòu)功能圖圖2-8 時(shí)間模塊的波形仿真圖當(dāng)timepiece_en為1時(shí)，即處于時(shí)間自動(dòng)工作狀態(tài)，即每出現(xiàn)一次時(shí)鐘信號(hào)clk，計(jì)數(shù)一次，先計(jì)數(shù)second0，當(dāng)計(jì)數(shù)到1001（即十進(jìn)制的9）時(shí)，向second1

25、發(fā)出一個(gè)計(jì)數(shù)信號(hào)，此時(shí)second1進(jìn)行一次計(jì)數(shù)，類推，second1計(jì)數(shù)到0101（即十進(jìn)制的5），且second0計(jì)數(shù)到1001（即十進(jìn)制的9）時(shí)，minute0則進(jìn)行一次計(jì)數(shù)，按照此規(guī)律進(jìn)行時(shí)間的計(jì)數(shù)。當(dāng)計(jì)滿24小時(shí)，向day_en發(fā)出一個(gè)計(jì)數(shù)信號(hào)，即此使能端輸出有效信號(hào)1，進(jìn)行日期的計(jì)數(shù)。2.2.2 時(shí)間設(shè)置模塊 timeset該模塊主要完成對(duì)時(shí)間的設(shè)置相關(guān)的閃爍顯示控制以及時(shí)間中的小時(shí)、分鐘、秒等數(shù)據(jù)的改變，流程圖如2-9所示，結(jié)構(gòu)功能圖如2-10所示，波形仿真圖如2-11所示。 開(kāi) 始disp_drive<=3b0結(jié) 束初始化，將當(dāng)前時(shí)間賦予設(shè)置后的時(shí)間timeset_en=

26、1？disp_drive<3b101?disp_drive<= disp_drive+3b1依sw2，按位進(jìn)行數(shù)字調(diào)整 圖 2-9 時(shí)間設(shè)置模塊的流程圖圖2-10 時(shí)間設(shè)置模塊的結(jié)構(gòu)功能圖圖2-11 時(shí)間設(shè)置模塊的波形仿真圖表2-12 時(shí)間設(shè)置模塊的端口說(shuō)明輸入端口功能timeset_en時(shí)間設(shè)置使能，當(dāng)其電平為高時(shí)，時(shí)間設(shè)置有效sw1,sw2調(diào)整鍵1與調(diào)整鍵2輸入信號(hào)hour1,hour0當(dāng)前時(shí)間的小時(shí)數(shù)輸入minute1,minute0當(dāng)前時(shí)間的分鐘數(shù)輸入second0,second1當(dāng)前時(shí)間的秒數(shù)輸入輸出端口功能hour_set1,hour_set0設(shè)置時(shí)間后的小時(shí)數(shù)minu

27、te_set1,minute_set0設(shè)置時(shí)間后的分鐘數(shù)second_set1,second_set0設(shè)置時(shí)間后的秒數(shù)disp_drive設(shè)置中的閃爍顯示設(shè)置當(dāng)timeset_en為1時(shí)，即實(shí)現(xiàn)時(shí)間設(shè)置功能。sw1實(shí)現(xiàn)時(shí)間格式中小時(shí)高、低位，分鐘高、低位，秒鐘高、低位的位選，即每出現(xiàn)一個(gè)sw1上升沿，disp_drive的相應(yīng)數(shù)值加1（選擇具體的需要調(diào)整的位置）。sw2實(shí)現(xiàn)相應(yīng)得位的數(shù)值得調(diào)整，即每出現(xiàn)一個(gè)sw2上升沿，相應(yīng)位的數(shù)值增加1。2.2.3時(shí)間數(shù)據(jù)與時(shí)間設(shè)置數(shù)據(jù)多路選擇模塊 time_mux該模塊用來(lái)分時(shí)向顯示單元傳輸顯示數(shù)據(jù)，流程圖如2-13所示，結(jié)構(gòu)功能圖如2-14所示，波形仿真

28、圖如2-15所示。圖2-13 多路選擇模塊的結(jié)構(gòu)功能圖開(kāi) 始依輸入條件，判斷是自動(dòng)顯示時(shí)間，或顯示調(diào)整后的時(shí)間timeset_en=1？顯示設(shè)置后的時(shí)間顯示自動(dòng)模式時(shí)的時(shí)間結(jié) 束圖 2 -14 多路選擇模塊的流程圖圖2-15 多路選擇模塊的波形仿真圖輸入端口功能timeset_en時(shí)間設(shè)置使能信號(hào)hour1,hour0自動(dòng)模式中當(dāng)前時(shí)間的小時(shí)數(shù)輸入minute1,minute0自動(dòng)模式中當(dāng)前時(shí)間的分鐘數(shù)輸入second0,second1自動(dòng)模式中當(dāng)前時(shí)間的秒數(shù)輸入hour_set1,hour_set0時(shí)間設(shè)置后的小時(shí)數(shù)輸入minute_set1,minute_set0時(shí)間設(shè)置后的分鐘數(shù)輸入se

29、cond_set1,second_set0時(shí)間設(shè)置后的秒數(shù)輸入輸入端口功能hour_1,hour_0當(dāng)前需要顯示的小時(shí)輸出minute_1,minute_0當(dāng)前需要顯示的分鐘輸出second_0,second_1當(dāng)前需要顯示的秒輸出表2-16 多路選擇模塊的端口說(shuō)明2.3時(shí)間顯示動(dòng)態(tài)位選模塊 time_disp_select該模塊用來(lái)分時(shí)顯示時(shí)間數(shù)據(jù)，但是在選擇合適的時(shí)間間隔下，人眼并不能分辨出是分時(shí)顯示的，這樣顯示的方式可以降低功耗，結(jié)構(gòu)功能圖如2-17所示，波形仿真圖如2-18所示。圖2-17 時(shí)間顯示動(dòng)態(tài)位選模塊的結(jié)構(gòu)功能圖圖2-18(a) 時(shí)間顯示動(dòng)態(tài)位選模塊的波形仿真圖圖2-18(b

30、) 時(shí)間顯示動(dòng)態(tài)位選模塊的波形仿真圖timeset_en表示時(shí)間設(shè)置使能，time_en表示時(shí)間自動(dòng)顯示使能，clk_1khz用于動(dòng)態(tài)顯示時(shí)間，clk_200hz用于閃爍顯示時(shí)間，timeset_disp_drive表示時(shí)間設(shè)置數(shù)據(jù)顯示的同步信號(hào)，time_disp_select表示顯示動(dòng)態(tài)位選輸出信號(hào)。當(dāng)timeset_en為0，time_en為1時(shí)，以clk_1khz為是時(shí)鐘信號(hào)，輸出自動(dòng)顯示的時(shí)間，按位依次顯示；當(dāng)timeset_en為1，time_en為0時(shí)，則以clk_200hz為時(shí)鐘信號(hào)，輸出以timeset_disp_drive對(duì)應(yīng)的位置。2.4顯示模塊 disp_data_mu

31、x模塊是時(shí)間、日期等數(shù)據(jù)用數(shù)碼管顯示的控制與數(shù)據(jù)傳輸模塊，包括數(shù)據(jù)的傳輸以及bcd碼的譯碼等，結(jié)構(gòu)功能圖如2-19所示，波形仿真圖如4-20所示。圖2-19 顯示模塊的結(jié)構(gòu)功能圖 顯示原理采用的是七段數(shù)碼管的現(xiàn)實(shí)原理，如2-20所示：圖2-20 七段數(shù)碼管的顯示原理圖2-21 顯示模塊的波形仿真圖2.5秒表模塊 stopwatch該模塊實(shí)現(xiàn)秒表的功能，在實(shí)際中，可以通過(guò)改變自動(dòng)工作模式下的時(shí)間的計(jì)數(shù)時(shí)鐘的頻率來(lái)實(shí)現(xiàn)秒表的功能，流程圖如2-22所示，結(jié)構(gòu)功能圖如2-23所示，波形仿真圖如2-24所示。開(kāi) 始en=1？秒表工作狀態(tài)時(shí)間自動(dòng)工作狀態(tài)結(jié) 束圖2-22 秒表模塊的流程圖圖2-2

32、3 秒表模塊的結(jié)構(gòu)功能圖圖2-24 秒表功能的波形仿真圖en表示秒表使能控制信號(hào)，clk1表示自動(dòng)工作模式的時(shí)鐘信號(hào)，clk2表示秒表工作模式的時(shí)鐘信號(hào)，故當(dāng)en為有效信號(hào)1時(shí)，輸出f_out與clk2同，即處于秒表工作狀態(tài)，同理en為0時(shí)，輸出f_out與clk1同，即處于自動(dòng)工作狀態(tài)。2.6日期顯示與設(shè)置模塊 date_main該模塊實(shí)現(xiàn)日期的顯示和日期的調(diào)整與設(shè)置，結(jié)構(gòu)功能圖如2-25所示。圖2-25 時(shí)間顯示與設(shè)置模塊的結(jié)構(gòu)功能圖2.6.1日期自動(dòng)工作模塊 autodate該模塊實(shí)現(xiàn)的是日期的自動(dòng)工作功能，結(jié)構(gòu)功能圖如2-26所示，波形仿真圖如2-27所示。圖2-26 日期自動(dòng)工作模塊

33、的結(jié)構(gòu)功能圖圖2-27(a) 日期自動(dòng)工作模塊的波形仿真圖圖2-27(b) 日期自動(dòng)工作模塊的波形仿真圖2.6.2日期設(shè)置模塊 setdate該模塊用于日期，結(jié)構(gòu)功能圖如2-28所示。圖2-28 日期設(shè)置模塊的結(jié)構(gòu)功能圖2.7鬧鐘模塊alarmclock該模塊實(shí)現(xiàn)的功能包括鬧鐘的設(shè)置以及鬧鐘時(shí)間到后的提示，流程圖如2-29所示，結(jié)構(gòu)功能圖如2-30所示，波形仿真圖如2-31所示。開(kāi) 始設(shè)置的鬧鐘與當(dāng)前時(shí)間比較alarm<=1b1鬧鐘工作alarm<=1b0鬧鐘不工作en=1disp_drive<3b101?disp_drive<=disp_drive+3,b1disp_

34、drive<=3b0根據(jù)不同的disp_drive選擇在不同的位置上的數(shù)值加1結(jié) 束 圖 2-29 鬧鐘模塊的流程圖圖2-30 鬧鐘模塊的結(jié)構(gòu)功能圖圖2-31 鬧鐘模塊的波形仿真圖en為鬧鐘設(shè)置使能，clk_200hz用于設(shè)置中的閃爍顯示的時(shí)鐘，其中還定義了hour_set1，hour_set0，minute_set1，minute_set0，second_set1，second_set0，用來(lái)表示已經(jīng)設(shè)置好的鬧鐘時(shí)間。鬧鐘一直處于工作狀態(tài)，當(dāng)前時(shí)間（hour1，hour0，minute1，minute0，second1，second0）與設(shè)置的鬧鐘時(shí)間相比較，當(dāng)小時(shí)、分鐘、秒鐘的時(shí)間完

35、全相同時(shí)，則鬧鈴響，輸出信號(hào)alarm為有效信號(hào)1。sw1和sw2是調(diào)整鍵，分別控制位選和數(shù)值的調(diào)整。2.8分頻模塊 fdiv該模塊完成全局時(shí)鐘信號(hào)分頻輸出200hz、60hz、1hz的三種時(shí)鐘信號(hào)，流程圖如2-32所示，結(jié)構(gòu)功能圖如2-33所示，波形仿真圖如2-34所示。圖2-33 分頻模塊的結(jié)構(gòu)功能圖圖2-34分頻模塊的波形仿真圖開(kāi)始，輸入1khz時(shí)鐘信號(hào)posedge clkcnt<4?輸出200hz時(shí)鐘信號(hào)f200hzcnt=cnt+1posedge f200hzcnt2<2?cnt2=cnt2+1輸出60hz時(shí)鐘信號(hào)posedge f200hzcnt3<199?cn

36、t3=cnt3+1輸出1hz時(shí)鐘信號(hào)結(jié) 束圖2-32 分頻模塊的流程圖2.9頂層模塊圖將各個(gè)主模塊綜合成電子萬(wàn)年歷系統(tǒng)，其包括：fdiv分頻模塊，maincontrol主控制模塊，stopwatch秒表模塊，time_auto_and_set時(shí)間及其設(shè)置模塊，date_main日期及其設(shè)置模塊，alarmclock鬧鐘模塊，time_disp_select時(shí)間顯示動(dòng)態(tài)位選模塊及disp_data_mux顯示模塊，該頂層電路top如圖2-35所示。圖2-35 頂層電路top三、附錄電子萬(wàn)年歷系統(tǒng)的verilog hdl語(yǔ)言程序設(shè)計(jì)部分代碼 3.1主控制模塊module maincontrol(c

37、lk,sw3,timepiece_en,timeset_en,stopwatch_en,alarmclock_en,date_en,dateset_en);output timepiece_en; /時(shí)間自動(dòng)顯示使能output timeset_en; /時(shí)間調(diào)整與設(shè)置使能output stopwatch_en; /秒鐘功能使能output alarmclock_en; /鬧鐘時(shí)間設(shè)置使能output date_en; /時(shí)期顯示使能output dateset_en; /日期調(diào)整與設(shè)置使能input sw3; /功能號(hào)選擇input clk;reg timepiece_en; reg tim

38、eset_en; reg stopwatch_en; reg alarmclock_en; reg date_en; reg dateset_en; reg 2:0 function;reg 31:0 cnt;reg q1,q2,q3;reg clk;always(posedge clk)begin if(cnt<49999) begin cnt=cnt+1; clk<=0; end else begin cnt=0; clk<=1'b1; end endalways(posedge clk)begin begin q2<=q1; q1<=sw3; end

39、 begin q3<=q1&(q2); endendalways(posedge q3 ) /*實(shí)現(xiàn)對(duì)時(shí)間顯示與調(diào)整，日期顯示與 調(diào)整，鬧鐘顯示與調(diào)整，秒表操作等的控制*/ begin /功能號(hào)的產(chǎn)生以及其自動(dòng)循環(huán) if(function<3'b101 && sw3=1'b1) function<=function+3'b1; else function<=3'b0; case(function) /各個(gè)分功能的控制和實(shí)現(xiàn) /時(shí)鐘自動(dòng)顯示 3'b000:begin timepiece_en<=1

40、9;b1; timeset_en<=1'b0; stopwatch_en<=1'b0; alarmclock_en<=1'b0; date_en<=1'b0; dateset_en<=1'b0; end /時(shí)鐘調(diào)整與設(shè)置 3'b001:begin end /秒表 3'b010:begin end /鬧鐘時(shí)間設(shè)置 3'b011:begin end /日期顯示 3'b100:begin end /日期調(diào)整與設(shè)置 3'b101:begin end default:begin end endc

41、ase endendmodule 3.2秒自動(dòng)計(jì)時(shí)子模塊module second_counter(en,clk,second_data1,second_data0,e0);output 3:0 second_data1,second_data0;output e0;input clk,en;reg 3:0 second_data1,second_data0;reg e0;always(posedge clk) begin if(en=1'b1) begin if(second_data0<4'b1001) second_data0<=second_data0+4&

42、#39;b1; else begin e0<=1'b0; second_data0<=4'b0; if(second_data1<4'b0101) second_data1<= second_data1+4'b1; else begin second_data1<=4'b0; e0<=1'b1; end end end endendmodule3.3時(shí)間自動(dòng)工作控制module timepiece_main(clk,timepiece_en,day_en,hour0,hour1,minute0,minute1,

43、second0,second1);input clk;input timepiece_en;output day_en;output 3:0 hour1,hour0;output 3:0 minute1,minute0;output 3:0 second1,second0;wire synthesized_wire_0;wire synthesized_wire_1;hour_counter /*小時(shí)計(jì)時(shí)*/b2v_inst(.clk(synthesized_wire_0),.en(timepiece_en),.e0(day_en),.hour_data0(hour0),.hour_data1

44、(hour1);minute_counter /*分鐘計(jì)時(shí)*/b2v_inst1(.clk(synthesized_wire_1),.en(timepiece_en),.e0(synthesized_wire_0),.minute_data0(minute0),.minute_data1(minute1);second_counter /*秒計(jì)時(shí)*/b2v_inst2(.clk(clk),.en(timepiece_en),.e0(synthesized_wire_1),.second_data0(second0),.second_data1(second1);endmodule3.4時(shí)間數(shù)據(jù)

45、與時(shí)間設(shè)置數(shù)據(jù)多路選擇模塊module time_mux(timeset_en,hour1,hour0,minute1,minute0,second1,second0,hour_set1,hour_set0,minute_set1,minute_set0,second_set1,second_set0,hour_1,hour_0,minute_1,minute_0,second_1,second_0);output 3:0 hour_1,hour_0; /當(dāng)前需要顯示的小時(shí)輸出output 3:0 minute_1,minute_0; /當(dāng)前需要顯示的分鐘輸出output 3:0 second

46、_1,second_0; /當(dāng)前需要顯示的秒輸出input timeset_en; /時(shí)間設(shè)置使能信號(hào)input 3:0 hour1,hour0; /自動(dòng)模式中當(dāng)前時(shí)間的小時(shí)輸入input 3:0 minute1,minute0; /自動(dòng)模式中當(dāng)前時(shí)間的分鐘輸入input 3:0 second1,second0; /自動(dòng)模式中當(dāng)前時(shí)間的秒輸入input 3:0 hour_set1,hour_set0; /時(shí)間設(shè)置后的小時(shí)輸入input 3:0 minute_set1,minute_set0; /時(shí)間設(shè)置后的分鐘輸入input 3:0 second_set1,second_set0; /時(shí)間設(shè)置

47、后的秒輸入reg 3:0 hour_1,hour_0;reg 3:0 minute_1,minute_0;reg 3:0 second_1,second_0;/*時(shí)間自動(dòng)顯示與時(shí)間調(diào)整與設(shè)置中顯示數(shù)據(jù)的多路選擇*/always(timeset_en,hour1,hour0,minute1,minute0,second1,second0,hour_set1,hour_set0,minute_set1,minute_set0,second_set1,second_set0) begin if(timeset_en=1'b1) begin hour_1<=hour_set1; hour

48、_0<=hour_set0; minute_1<=minute_set1; minute_0<=minute_set0; second_1<=second_set1; second_0<=second_set0; end else begin hour_1<=hour1; hour_0<=hour0; minute_1<=minute1; minute_0<=minute0; second_1<=second1; second_0<=second0; end endendmodule 3.5時(shí)間及其設(shè)置模塊 module tim

49、e_auto_and_set(clk,timepiece_en,timeset_en,sw1,sw2,day_en,hour_0,hour_1,minute_0,minute_1,second_0,second_1,timeset_disp_drive);input clk;input timepiece_en;input timeset_en;input sw1;input sw2;output day_en;output 3:0 hour_1,hour_0;output 3:0 minute_1,minute_0;output 3:0 second_1,second_0;output 2:

50、0 timeset_disp_drive;reg 3:0 hour_1,hour_0;reg 3:0 minute_1,minute_0;reg 3:0 second_1,second_0;reg 2:0 timeset_disp_drive;wire 3:0 synthesized_wire_18;wire 3:0 synthesized_wire_19;wire 3:0 synthesized_wire_2;wire 3:0 synthesized_wire_3;wire 3:0 synthesized_wire_20;wire 3:0 synthesized_wire_21;wire 3:0 synthesized_wire_6;wire 3:0 synthesized_wire_7;wire 3:0 synthesized_wire_22;wire