畢業(yè)設(shè)計(jì)（論文）基于EDA技術(shù)的交通控制器的設(shè)計(jì)

1、本科畢業(yè)論文論文題目：基于eda技術(shù)的交通控制器的設(shè)計(jì) 學(xué)生姓名： 學(xué)號(hào)： 專業(yè)：電子信息科學(xué)與技術(shù) 指導(dǎo)教師： 學(xué) 院： 1 年 月 日本科畢業(yè)設(shè)計(jì)設(shè)計(jì)題目：基于eda技術(shù)的交通控制器的設(shè)計(jì) 學(xué)生姓名： 學(xué)號(hào)： 專業(yè)：電子信息科學(xué)與技術(shù) 指導(dǎo)教師： 學(xué) 院： 1 年 月 日畢業(yè)論文（設(shè)計(jì)）內(nèi)容介紹論文（設(shè)計(jì)）題 目基于eda技術(shù)的交通控制器的設(shè)計(jì)選題時(shí)間完成時(shí)間論文（設(shè)計(jì)）字?jǐn)?shù)12000關(guān) 鍵 詞eda, fpga, 交通控制器論文（設(shè)計(jì)）題目的來源、理論和實(shí)踐意義：本次設(shè)計(jì)對(duì)數(shù)字電子技術(shù)和eda技術(shù)有了更進(jìn)一步的熟悉，實(shí)際操作和課本上的知識(shí)有很大聯(lián)系，但又高于課本，要把課本上所學(xué)到的知識(shí)和

2、實(shí)際聯(lián)系起來，同時(shí)通過本次電路的設(shè)計(jì)，不但鞏固了所學(xué)知識(shí)，也使我們把理論與實(shí)踐從真正意義上結(jié)合起來，增強(qiáng)了學(xué)習(xí)的興趣，考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料和組織材料的綜合能力。隨著城市經(jīng)濟(jì)的飛速發(fā)展以及城市化進(jìn)程的加快,大量的人口涌入城市,造成市區(qū)人口極其稠密,交通流動(dòng)人數(shù)眾多。交通信號(hào)自動(dòng)控制系統(tǒng)作為整個(gè)城市智能交通控制系統(tǒng)的底層子系統(tǒng),它的研制成功便于對(duì)整個(gè)城市交通實(shí)現(xiàn)智能控制，目的是使人、車、路密切配合,和諧統(tǒng)一,極大地提高交通運(yùn)輸效率,保障交通安全。論文（設(shè)計(jì)）的主要內(nèi)容及創(chuàng)新點(diǎn)：eda技術(shù)是用于電子產(chǎn)品設(shè)計(jì)中比較先進(jìn)的技術(shù),可以代替設(shè)計(jì)者完成電子系統(tǒng)設(shè)計(jì)中的大部分工作.而且可

3、以直接從程序中修改錯(cuò)誤及系統(tǒng)功能而不需要硬件電路的支持,既縮短了研發(fā)周期,又大大節(jié)約了成本。在設(shè)計(jì)中采用eda技術(shù),通過廣泛戍用的vhdl硬件電路描述語言,實(shí)現(xiàn)交通燈系統(tǒng)控制器的設(shè)計(jì), 通過了quartus軟件的功能仿真和實(shí)際調(diào)試,體現(xiàn)了eda技術(shù)的設(shè)計(jì)優(yōu)越性。附：論文（設(shè)計(jì)）本人簽名： 年 月 日目 錄中文摘要 1英文摘要 1一、 引言 2二、 交通控制器用到的理論知識(shí) 2(一) eda 技術(shù) 2(二) vhdl語言 4(三) quartus ii 5（四）硬件fpga 7三、交通控制器的設(shè)計(jì) 9 （一）系統(tǒng)設(shè)計(jì)要求 9（二）系統(tǒng)設(shè)計(jì)方案 10（三）主要vhdl源程序析 13(四) 系統(tǒng)仿真

4、 18(五) 設(shè)計(jì)總結(jié) 18四、參考文獻(xiàn) 19五、附錄 20 基于eda技術(shù)的交通控制器設(shè)計(jì) 摘要：實(shí)現(xiàn)路口交通燈系統(tǒng)控制的方法很多，可以用標(biāo)準(zhǔn)邏輯器件、可編程序控制器plc、單片機(jī)等方案來實(shí)現(xiàn)。但是這些控制方法的功能修改及調(diào)試都需要硬件電路的支持，在一定程度上增加了設(shè)計(jì)難度。采用eda技術(shù)，應(yīng)用vhdl硬件電路描述語言實(shí)現(xiàn)交通燈系統(tǒng)控制器的設(shè)計(jì)，利用quartus ii集成開發(fā)環(huán)境進(jìn)行綜合、仿真，并下載到cpld可編程邏輯器件中，完成系統(tǒng)的控制作用。該燈控制邏輯邏輯可實(shí)現(xiàn)3種顏色燈的交替點(diǎn)亮、時(shí)間的倒計(jì)時(shí)，指揮車輛和行人安全通行1關(guān)鍵詞：eda; fpga; 交通控制器中圖分類號(hào)：b03tr

5、affic controller design based on edatechnologies abstract: a lot of devices, such as standard logic device, plc(programmable logic controller), single chip microcomputer, etc, can be used in the design of traffic light system. however,debugging and adjueting the circuits based on these devices requi

6、re hardware supperts. in some sense it complicates the design procedure. in this article,vhdl is applied in designing the system and the logic functions is achieved by cpld. the code is synthesized, simulated ang then downloaded into the cpld by quartus ii. the control logic of the system can change

7、 the color of traffic lights alterbately and has the function of countdown, thus it can be command vehicles and people on the road.keywords: eda; fpga; traffic controller一、 引言城市交通是城市活動(dòng)的重要組成部分,猶如人體的動(dòng)脈,維系著整個(gè)城市的正常運(yùn)轉(zhuǎn)。隨著人口的增多、科技的進(jìn)步和城市規(guī)模的擴(kuò)大,交通方式由原來簡(jiǎn)單的車馬舟船,演變?yōu)楝F(xiàn)在的火車、汽車、地鐵、飛機(jī)等各種綜合型的運(yùn)輸方式。交通作為現(xiàn)代城市的重要體現(xiàn)和標(biāo)志,見證著每

8、一個(gè)城市的歷史與文明、發(fā)展與興衰。隨著城市經(jīng)濟(jì)的飛速發(fā)展以及城市化進(jìn)程的加快,大量的人口涌入城市,造成市區(qū)人口極其稠密,交通流動(dòng)人數(shù)眾多。社會(huì)經(jīng)濟(jì)發(fā)展、城市化和機(jī)動(dòng)化進(jìn)程的加快,使許多中心城市的交通在飛速發(fā)展的同時(shí)也對(duì)交通設(shè)施的建設(shè)提出了更高的要求2。以前普通的交通燈控制器只能根據(jù)事先給定的時(shí)間進(jìn)行通道的通禁控制，但由于如今車輛的迅速增多，給城市交通增加了嚴(yán)重的負(fù)擔(dān)，而交通燈在其中正扮演著越來越重要的角色。因此，要求尋找一種可以隨時(shí)針對(duì)通道上車輛的密集度來控制和調(diào)節(jié)此通道的通禁時(shí)間，以期達(dá)到自動(dòng)控制的目的，從而減少不合理的堵車現(xiàn)象的發(fā)生。下面的設(shè)計(jì)中我們?nèi)谌肓诉@種思想，并將針對(duì)vhdl語言描述

9、作具體介紹。vhdl語言是一種全方位的硬件描述語言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)描述、數(shù)據(jù)流描述以及行為描述三種描述形式的混合描述，可完成自頂向下的電路設(shè)計(jì)過程3。二、 交通控制器用到的理論知識(shí)在現(xiàn)代電子設(shè)計(jì)領(lǐng)域，隨著微電子技術(shù)的迅猛發(fā)展，無論是電路設(shè)計(jì)、系統(tǒng)設(shè)計(jì)還是芯片設(shè)計(jì)，其設(shè)計(jì)的復(fù)雜程度都在不斷地增加，而且電子產(chǎn)品更新?lián)Q代的步伐也越來越快。此時(shí)，僅僅依靠傳統(tǒng)的手工設(shè)計(jì)方法已經(jīng)不再能夠滿足需求，而電子設(shè)計(jì)自動(dòng)化技術(shù)的發(fā)展給電子系統(tǒng)設(shè)計(jì)帶來了革命性的變化，大部分設(shè)計(jì)工作都可以在計(jì)算機(jī)上借助eda工具來完成8。（一）eda技術(shù)eda（electronic des

10、ign automation）即電子設(shè)計(jì)自動(dòng)化，它是近幾年來迅速發(fā)展起來的將計(jì)算機(jī)軟件、硬件、微電子技術(shù)交叉運(yùn)用的現(xiàn)代電子學(xué)科。eda技術(shù)就是以計(jì)算機(jī)為工作平臺(tái)、以eda軟件工具為開發(fā)環(huán)境、以硬件描述語言為設(shè)計(jì)語言、以asic（application specific integrated circuits）為實(shí)現(xiàn)載體的電子產(chǎn)品自動(dòng)化設(shè)計(jì)過程。在eda軟件平臺(tái)上，根據(jù)原理圖或硬件描述語言hdl完成的設(shè)計(jì)文件，自動(dòng)完成邏輯編譯，化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真、目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。設(shè)計(jì)者的工作僅限于利用軟件的方式來完成對(duì)系統(tǒng)硬件功能的描述，在eda工具的幫助下，應(yīng)

11、用相應(yīng)的cpld/fpga(complex programmable logic devices/field programmable gate array )器件，就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。1、eda技術(shù)的發(fā)展從20世紀(jì)60年代中期開始，人們不斷開發(fā)出各種計(jì)算機(jī)輔助設(shè)計(jì)工具來幫助設(shè)計(jì)人員進(jìn)行集成電路和電子系統(tǒng)的設(shè)計(jì)，集成電路技術(shù)的不斷發(fā)展對(duì)eda技術(shù)提出了新的要求，并促進(jìn)了eda技術(shù)的發(fā)展。近30年來，eda技術(shù)大致經(jīng)歷了三個(gè)發(fā)展階段。20世紀(jì)70年代，在集成電路制作方面mos工藝已得到廣泛的應(yīng)用。這一階段，人們開始利用

12、計(jì)算機(jī)取代手工勞動(dòng)，輔助進(jìn)行集成電路版圖編輯、pcb布局布線等工作。20世紀(jì)80年代，集成電路設(shè)計(jì)進(jìn)入了cmos(互補(bǔ)場(chǎng)效應(yīng)管)時(shí)代。八十年代為cae階段，與cad相比，除了純粹的圖形繪制功能外，又增加了電路功能設(shè) 計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過電氣連接網(wǎng)絡(luò)表將兩者結(jié)合在一起，以實(shí)現(xiàn)工程設(shè)計(jì)，這就是計(jì)算機(jī)輔助 工程的概念。cae的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，pcb后分 析。進(jìn)入20世紀(jì)90年代，隨著硬件描述語言的標(biāo)準(zhǔn)化得到進(jìn)一步的確立，計(jì)算機(jī)輔助工程、輔助分析、和輔助設(shè)計(jì)在電子技術(shù)領(lǐng)域獲得更加廣泛的應(yīng)用，與此同時(shí)電子技術(shù)在通信、計(jì)算機(jī)及家電產(chǎn)品生產(chǎn)中的市場(chǎng)需求和技術(shù)需要，

13、極大地推動(dòng)了全新的電子設(shè)計(jì)自動(dòng)化技術(shù)的應(yīng)用和發(fā)展。更為重要的是，各eda公司致力于推出兼容各種硬件實(shí)現(xiàn)方案和支持標(biāo)準(zhǔn)硬件描述語言的eda工具軟件的研究，都有效地將eda技術(shù)推向成熟3。2、eda技術(shù)概述隨著大規(guī)模集成電路技術(shù)和計(jì)算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國(guó)防、航天、醫(yī)學(xué)、工業(yè)自動(dòng)化、計(jì)算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計(jì)工作中，eda技術(shù)的含量正以驚人的速度上升;電子類的高新技術(shù)項(xiàng)目的開發(fā)也依賴于eda技術(shù)的應(yīng)用。即使是普通的電子產(chǎn)品的開發(fā)，eda技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價(jià)格比大幅提高。不言而喻，eda技術(shù)將迅速成為電子設(shè)計(jì)領(lǐng)域中的極

14、其重要的組成部分11。傳統(tǒng)的電子設(shè)計(jì)技術(shù)通常是自底向上的，即首先確定構(gòu)成系統(tǒng)的最底層的電路模塊或元件的結(jié)構(gòu)和功能，然后根據(jù)主系統(tǒng)的功能要求，將它們組合成更大的功能塊，使它們的結(jié)構(gòu)和功能滿足高層系統(tǒng)的要求。這樣的設(shè)計(jì)方法不僅效率低、成本高，而且還容易出錯(cuò)。eda技術(shù)采用的是“自頂向下”的全新設(shè)計(jì)方法，使開發(fā)者從一開始就要考慮到產(chǎn)品生產(chǎn)周期的諸多方面，包括質(zhì)量成本、開發(fā)周期等因素。第一步從系統(tǒng)方案設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)功能劃分和結(jié)構(gòu)設(shè)計(jì)；第二步用vhdl、veriloghdl等硬件描述語言對(duì)高層次的系統(tǒng)行為進(jìn)行描述；第三步通過編譯器形成標(biāo)準(zhǔn)的vhdl文件，并在系統(tǒng)級(jí)驗(yàn)證系統(tǒng)功能的設(shè)計(jì)準(zhǔn)確性；第四

15、步用邏輯綜合優(yōu)化工具生成具體的門級(jí)電路的網(wǎng)表，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵；第五步利用產(chǎn)品的網(wǎng)表進(jìn)行適配前的時(shí)序仿真；最后是系統(tǒng)的物理體現(xiàn)，它可以是復(fù)雜可編程邏輯器件（cpld）、fpga或asic。采用自頂向下的設(shè)計(jì)方法有如下優(yōu)點(diǎn)5：1. 自頂向下設(shè)計(jì)方法是一種模塊化設(shè)計(jì)方法。 2. 由于高層設(shè)計(jì)同器件無關(guān)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此在設(shè)計(jì)的最初階段，設(shè)計(jì)人員可以不受芯片結(jié)構(gòu)的約束，集中精力對(duì)產(chǎn)品進(jìn)行最適應(yīng)市場(chǎng)需求的設(shè)計(jì)，從而避免了傳統(tǒng)設(shè)計(jì)方法中的再設(shè)計(jì)風(fēng)險(xiǎn)，縮短了產(chǎn)品的上市周期。3. 由于系統(tǒng)采用硬件描述語言進(jìn)行設(shè)計(jì)，可以完全獨(dú)立于目標(biāo)器件的結(jié)構(gòu)，因此設(shè)計(jì)易于在各種集成電路

16、工藝或可編程器件之間移植。 4. 適合多個(gè)設(shè)計(jì)者同時(shí)進(jìn)行設(shè)計(jì)。 （二）vhdl語言vhdl的英文全名是very-high-speed integrated circuit hardwaredescription language,誕生于1982年。1987年底，vhdl被ieee和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言 。自ieee公布了vhdl的標(biāo)準(zhǔn)版本，ieee-1076（簡(jiǎn)稱87版)之后，各eda公司相繼推出了自己的vhdl設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和vhdl接口。此后vhdl在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993年，ieee對(duì)vhdl進(jìn)行了修

17、訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展vhdl的內(nèi)容，公布了新版本的vhdl，即ieee標(biāo)準(zhǔn)的1076-1993版本，（簡(jiǎn)稱93版）。現(xiàn)在，vhdl和verilog作為ieee的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多eda公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中，vhdl于verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)3。vhdl主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，vhdl的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。vhdl的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電

18、路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是vhdl系統(tǒng)設(shè)計(jì)的基本點(diǎn)10。vhdl系統(tǒng)優(yōu)勢(shì)（1）與其他的硬件描述語言相比，vhdl具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。（2）vhdl豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn)行仿真模擬

19、。（3）vhdl語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。（4）對(duì)于用vhdl完成的一個(gè)確定的設(shè)計(jì)，可以利用eda工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把vhdl描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。（5）vhdl對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)4。(三) quartus iiquartus ii 是altera公司的綜合性pld開發(fā)軟件，支持原理圖、vhdl、veriloghdl以及ahdl（altera h

20、ardware description language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整pld設(shè)計(jì)流程。利用quartus設(shè)計(jì)數(shù)字系統(tǒng)之前，應(yīng)該先建立一個(gè)文件夾，此文件夾可作為quartus默認(rèn)的工作庫。quartus中任何一項(xiàng)設(shè)計(jì)是一項(xiàng)工程，在工程設(shè)計(jì)過程中，會(huì)產(chǎn)生許多僅擴(kuò)展名不同的同名文件，放在同一個(gè)文件夾下，便于統(tǒng)一管理。一般來說，不同的設(shè)計(jì)項(xiàng)目最好放在不同的文件夾中。在本例中，建立文件夾d:designs作為工作庫，以便將設(shè)計(jì)過程中的相關(guān)文件存儲(chǔ)于此3。1 編輯文件（1）啟動(dòng)quartus6.0雙擊桌面上的quartus6.0圖標(biāo)或單

21、擊開始按扭，在程序菜單中選擇quartus ，可以啟動(dòng)quartus。（2）編輯文件單擊標(biāo)題欄中的filenew對(duì)話框，在new窗口中的device design files中選擇編譯文件的語言類型。這里選擇vhdl files，選好后單擊【ok】按鈕，打開vhdl文本編輯器窗口，并在其中輸入程序，這是一個(gè)與門的vhdl程序。輸入完成之后，單擊filesave as命令，找到已建立的文件夾d:designs，存盤文件名應(yīng)該與vhdl程序的實(shí)體名一致，即not_and.vhd。當(dāng)出現(xiàn)問句do you want to create時(shí)，可選“否”。2 創(chuàng)建工程（1）打開建立新工程向?qū)螕鬴ilene

22、w project wizard命令，即彈出“工程設(shè)置”對(duì)話框。單擊該對(duì)話框最上一欄右側(cè)的【】按鈕在下拉框中選定d: designs文件夾后，單擊【打開】按鈕。中間的輸入框要求輸入該工程的名稱，一般可以用頂層文件的名稱作為工程名稱，本例的頂層文件名是not_and。最下面的輸入框要求輸入頂層設(shè)計(jì)文件實(shí)體的名稱，本例頂層文件的實(shí)體名稱是not_and。（2）將設(shè)計(jì)文件加入工程中（3）選擇仿真器和綜合器類型（4）選擇目標(biāo)芯片（5）工具設(shè)置（6）結(jié)束設(shè)置3編譯在編譯前，設(shè)計(jì)者可以通過各種不同的設(shè)置方法，指導(dǎo)編譯器使用各種不同的綜合和適配技術(shù)（如時(shí)序驅(qū)動(dòng)技術(shù)等），以便提高設(shè)計(jì)項(xiàng)目的工作速度，優(yōu)化器件的

23、資源利用率。而且在編譯過程中及編譯完成后，可以從編譯報(bào)告窗獲得所有相關(guān)的詳細(xì)編譯結(jié)果，以利于設(shè)計(jì)者及時(shí)調(diào)整設(shè)計(jì)方案。（1）編譯單擊標(biāo)題欄中的processingstart compilation選項(xiàng)，啟動(dòng)全程編譯。編譯包括對(duì)設(shè)計(jì)輸入的多項(xiàng)處理操作，其中包括排錯(cuò)、數(shù)據(jù)網(wǎng)表文件提取、邏輯綜合、適配、裝配文件（仿真文件與編程配置文件）生成，以及基于目標(biāo)器件的工程時(shí)序分析等。如果工程文件中有錯(cuò)誤，在下方的信息欄中會(huì)顯示出來?？呻p擊此條提示信息，在閃動(dòng)的光標(biāo)處（或附近）仔細(xì)查找，改正后存盤，再次進(jìn)行編譯，直到?jīng)]有錯(cuò)誤為止。編譯成功的標(biāo)志是所有進(jìn)程都完成。 （2）閱讀編譯報(bào)告編譯成功后可以看到編譯報(bào)告。左

24、邊欄目是編譯處理信息目錄，右邊是編譯報(bào)告。這些信息也可以在processing菜單下的compilation report處見到。4仿真對(duì)工程編譯通過后，必須對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。（1）打開波形編輯器單擊filenew選項(xiàng)，打開文件選擇窗口。然后單擊other files選項(xiàng)卡，選擇其中的vector waveform file選項(xiàng)。（2）設(shè)置仿真時(shí)間區(qū)域?yàn)榱耸狗抡鏁r(shí)間設(shè)置在一個(gè)合理的時(shí)間區(qū)域上，單擊editend time選項(xiàng)，在彈出窗口中的time輸入框鍵入50，單位選“us”，即整個(gè)仿真域的時(shí)間設(shè)定為50微秒，單擊ok按鈕，結(jié)束設(shè)置。 （3）輸

25、入信號(hào)節(jié)點(diǎn)單擊viewutility windowsnode finder選項(xiàng)，會(huì)打開一個(gè)對(duì)話框。在該對(duì)話框的filter空白欄中選pins：all，然后點(diǎn)擊【list】按鈕。在下方的nodes found窗口中會(huì)出現(xiàn)了設(shè)計(jì)工程的所有端口管腳名。用鼠標(biāo)將輸入端口節(jié)點(diǎn)a、b和輸出信號(hào)節(jié)點(diǎn)c逐個(gè)拖到波形編輯窗口。 （4）編輯輸入波形波形編輯器的按鈕操作方法與max+plus相同。利用這些按鈕，分別給輸入管腳編輯波形。（5）啟動(dòng)仿真及閱讀仿真報(bào)告單擊標(biāo)題欄中的processingstart simulation選項(xiàng)，即可啟動(dòng)仿真器。（四）硬件fpgafpga（fieldprogrammable ga

26、te array），即現(xiàn)場(chǎng)可編程門陣列，它是在pal、gal、cpld等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（asic）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)11。fpga采用了邏輯單元陣列l(wèi)ca（logic cell array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊clb（configurable logic block）、輸出輸入模塊iob（input output block）和內(nèi)部連線（interconnect）三個(gè)部分。fpga的基本特點(diǎn)主要有： (1）采用fpga設(shè)計(jì)asic電路，用戶不需要投片生產(chǎn)，就能

27、得到合用的芯片。 (2）fpga可做其它全定制或半定制asic電路的中試樣片。 (3）fpga內(nèi)部有豐富的觸發(fā)器和io引腳。 (4）fpga是asic電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 (5) fpga采用高速chmos工藝，功耗低，可以與cmos、ttl電平兼容。 可以說，fpga芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 fpga是由存放在片內(nèi)ram中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的ram進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 加電時(shí)，fpga芯片將eprom中數(shù)據(jù)讀入片內(nèi)編程ram中，配置完成后，fpga進(jìn)入工作狀態(tài)。

28、掉電后，fpga恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，fpga能夠反復(fù)使用。fpga的編程無須專用的fpga編程器，只須用通用的eprom、prom編程器即可。當(dāng)需要修改fpga功能時(shí)，只需換一片eprom即可。這樣，同一片fpga，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，fpga的使用非常靈活。fpga有多種配置模式：并行主模式為一片fpga加一片eprom的方式；主從模式可以支持一片prom編程多片fpga；串行模式可以采用串行prom編程fpga；外設(shè)模式可以將fpga作為微處理器的外設(shè)，由微處理器對(duì)其編程6。如何實(shí)現(xiàn)快速的時(shí)序收斂、降低功耗和成本、優(yōu)化時(shí)鐘管理并降低fpga與pcb

29、并行設(shè)計(jì)的復(fù)雜性等問題，一直是采用fpga的系統(tǒng)設(shè)計(jì)工程師需要考慮的關(guān)鍵問題。如今，隨著fpga向更高密度、更大容量、更低功耗和集成更多ip的方向發(fā)展，系統(tǒng)設(shè)計(jì)工程師在從這些優(yōu)異性能獲益的同時(shí)，不得不面對(duì)由于fpga前所未有的性能和能力水平而帶來的新的設(shè)計(jì)挑戰(zhàn)12。三、交通控制器的設(shè)計(jì)（一）系統(tǒng)設(shè)計(jì)要求 r1 y1 g1r2 y2 g2甲道乙道 圖3-1 十字路口交通燈該交通管理器十字路口甲、乙兩條道路（如圖3-1）的紅、黃、綠三色燈，指揮車輛和行人安全通行，交通管理示意圖如圖3-2所示，圖中，r1、y1、g1是甲道紅、黃、綠燈；r2、y2、g2是乙道紅、黃、綠燈。交通管理器（控制器）r2y2

30、g2g1y1甲道乙道r1乙道通行t1定時(shí)器（）公共停車t2定時(shí)器（）甲道通行t3定時(shí)器（）時(shí)鐘clkc3w2w3 c1w1 c2 圖3-2 十字路口交通管理示意圖(二) 系統(tǒng)設(shè)計(jì)方案該交通管理器由控制器和受其控制的3個(gè)定時(shí)器以及6個(gè)交通管理燈組成。圖中3個(gè)定時(shí)器分別確定甲道和乙道通行時(shí)間t3、t1以及公共的停車（黃燈亮）時(shí)間t2。這3個(gè)定時(shí)器采用以秒信號(hào)為時(shí)鐘的計(jì)數(shù)器來實(shí)現(xiàn)，c1、c2和c3分別是這些定時(shí)器的工作使能信號(hào)，即當(dāng)c1、c2或c3為1時(shí)，相應(yīng)的定時(shí)器開始計(jì)數(shù)，w1、w2和w3為定時(shí)計(jì)數(shù)器的指示信號(hào)，計(jì)數(shù)器在計(jì)數(shù)過程中，相應(yīng)的指示信號(hào)為0，計(jì)數(shù)結(jié)束時(shí)為1。1、交通控制模塊（1）s0狀

31、態(tài)表示乙道綠燈亮，甲道紅燈亮，30秒定時(shí)器開始計(jì)時(shí)，且通車時(shí)間不超過30秒；（2）s1狀態(tài)表示乙道通車時(shí)間已達(dá)到30秒，此時(shí)，乙道黃燈亮，甲道紅燈亮，5秒定時(shí)器開始計(jì)時(shí)；（3）s2狀態(tài)表示乙道黃燈時(shí)間已超過5秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，30秒定時(shí)器開始計(jì)時(shí)；（4）s3狀態(tài)表示甲道通車時(shí)間已超過30秒，此時(shí)，乙道紅燈亮，甲道綠燈亮，5秒定時(shí)器開始計(jì)時(shí)；以后當(dāng)甲道黃燈亮計(jì)時(shí)超過5秒時(shí)，接s0狀態(tài)。（5）甲、乙兩道紅、黃、綠三個(gè)燈分別用r1、y1、g1和r2、y2、g2表示。燈亮用“1”表示，燈不亮用：“0”表示。則兩個(gè)方向信號(hào)燈的4種狀態(tài)，如下表所示。 信號(hào)燈輸出狀態(tài)表輸出狀態(tài)r1y1g1r

32、2y2g2s0100001s1100010s2001100s3010100十字路口交通管理器是一個(gè)控制類型的數(shù)字系統(tǒng)，其數(shù)據(jù)處理單元較簡(jiǎn)單。在此直接按照功能要求，即常規(guī)的十字路口交通管理器規(guī)則，給出交通管理器工作流程如圖3-3所示。q2q100s0甲道禁止 乙道通行w1=1?甲道禁止 乙道停車r1=1c1=1c2=1w2=1?n甲道通行 乙道禁止甲道停車 乙道禁止w2=1?w3=1?s1y01r1=1c2=1y2=1nnys211g1=1c3=1r2=110ys3y1=1c2=1r2=1ny 圖3-3 交通管理器工作流程圖2、定時(shí)單元模塊本設(shè)計(jì)中的定時(shí)單元模塊有三個(gè)，分別為count30s,

33、count26s, count5s，它們定時(shí)時(shí)間不同。在定時(shí)單元count30s, count26s, count5s的設(shè)計(jì)中，為設(shè)計(jì)要求需進(jìn)行減計(jì)數(shù)，本設(shè)計(jì)中使用的是加法計(jì)數(shù)。（三）主要vhdl源程序及分析本設(shè)計(jì)采用層次描述方式，也采用原理圖輸入和文本輸入混合方式建立描述文件。圖3-4是交通管理器頂層圖形輸入文件，它用原理圖形式表明系統(tǒng)的組成，即系統(tǒng)由控制器和3個(gè)定時(shí)計(jì)數(shù)器組成；3個(gè)定時(shí)計(jì)數(shù)器的模分別為26、5、30。 圖3-4 交通管理器頂層圖形文件1、控制器邏輯描述此交通燈控制源程序，利用狀態(tài)機(jī)實(shí)現(xiàn)對(duì)甲道，乙道指示燈的控制和有關(guān)電路的使能控制。程序中clk為脈沖信號(hào)的輸入端，sm，sb分

34、別為主干道，支干道有車無車的表示信號(hào)輸入端，1表示有車，0表示無車。r1，y1，g1分別為甲道紅燈，黃燈，綠燈亮暗控制信號(hào)的輸出端，r2，y2，g2分別為乙道紅燈，黃燈，綠燈控制信號(hào)的輸出端，其中值為1時(shí)控制燈亮，值為0時(shí)控制燈滅。程序的狀態(tài)轉(zhuǎn)換如圖3-3所示。 if reset=1 then state<=s0; elsif(clkevent and clk=1)then程序利用進(jìn)程的順序語句，在脈沖信號(hào)clk的作用下，由系統(tǒng)復(fù)位信號(hào)reset,決定state的變化。當(dāng)reset=1時(shí)，state賦值s0狀態(tài)，如果脈沖信號(hào)存在且為1，就進(jìn)入case語句，如下：case state is

35、 when s0=>if w1=1 then 條件信號(hào)賦值語句 state<=s1; end if; when s1=>if w2=1 then state<=s2; end if; when s2=>if w3=1 then state<=s3;end if; when s3=>if w2=1 then state<=s0;end if; end case;控制器處于s0狀態(tài)時(shí)，為了實(shí)現(xiàn)甲道處于通行狀態(tài)，而乙道禁止通行的功能，由現(xiàn)時(shí)間w1決定次狀態(tài)而進(jìn)行相應(yīng)的跳轉(zhuǎn)。s0狀態(tài)，乙道綠燈亮，甲道紅燈亮，若w1等于1，表示s0狀態(tài)執(zhí)行完畢，則轉(zhuǎn)入s1

36、狀態(tài)；若w1不等于1，表示s0狀態(tài)正在執(zhí)行，則繼續(xù)執(zhí)行s0狀態(tài)。當(dāng)w1=1，即乙道停車，甲道禁止，則執(zhí)行s1狀態(tài)，否則繼續(xù)執(zhí)行s0狀態(tài)，直到w1等于1?？刂破魈幱趕1狀態(tài)時(shí)，為了實(shí)現(xiàn)甲道處于通行狀態(tài)，而乙道禁止通行的功能，由現(xiàn)時(shí)間w2決定次狀態(tài)而進(jìn)行相應(yīng)的跳轉(zhuǎn)。s1狀態(tài)，甲道紅燈亮，乙道黃燈亮，若w2等于1，表示s1狀態(tài)執(zhí)行完畢，則轉(zhuǎn)入s2狀態(tài)；若w2不等于1，表示s1狀態(tài)正在執(zhí)行，則繼續(xù)執(zhí)行s1狀態(tài)。當(dāng)w2=1，即乙道禁止，甲道通行，則執(zhí)行s2狀態(tài)，否則繼續(xù)執(zhí)行s1狀態(tài)，直到w2等于1?？刂破魈幱趕2狀態(tài)時(shí)，為了實(shí)現(xiàn)甲道處于停車狀態(tài)，而乙道禁止通行的功能，由現(xiàn)時(shí)間w3決定次狀態(tài)而進(jìn)行相應(yīng)的跳

37、轉(zhuǎn)。s2狀態(tài)，甲道綠燈亮，乙道紅燈亮，若w3等于1，表示s2狀態(tài)執(zhí)行完畢，則轉(zhuǎn)入s3狀態(tài)；若w3不等于1，表示s2狀態(tài)正在執(zhí)行，則繼續(xù)執(zhí)行s2狀態(tài)。當(dāng)w3=1，即乙道禁止，甲道停車，則執(zhí)行s3狀態(tài)，否則繼續(xù)執(zhí)行s2狀態(tài)，直到w3等于1?？刂破魈幱趕3狀態(tài)時(shí)，由現(xiàn)時(shí)間w2決定次狀態(tài)而進(jìn)行相應(yīng)的跳轉(zhuǎn)。s3狀態(tài)，甲道黃燈亮，乙道紅燈亮，若w2等于1，表示s3狀態(tài)執(zhí)行完畢，則轉(zhuǎn)入s0狀態(tài)；若w3不等于1，表示s3狀態(tài)正在執(zhí)行，則繼續(xù)執(zhí)行s3狀態(tài)。當(dāng)w2=1，即甲道禁止，乙道通行，則執(zhí)行s0狀態(tài)，否則繼續(xù)執(zhí)行s3狀態(tài)，直到w3等于1。 c1<=1 when state=s0 else 0; c2&

38、lt;=1 when state=s1 or state=s3 else 0; c3<=1 when state=s2 else 0; r1<=1 when state=s1 or state=s0 else 0; y1<=1 when state=s3 else 0;g1<=1 when state=s2 else 0; r2<=1 when state=s2 or state=s3 else 0; y2<=1 when state=s1 else 0;g2<=1 when state=s0 else 0;end behave;當(dāng)控制器處于s0狀態(tài)時(shí)

39、，c1=1，g2=1，r1=1，即控制乙道的計(jì)數(shù)器開始計(jì)數(shù)，乙道綠燈亮，甲道紅燈亮，否則c1、g2、r1清零；當(dāng)控制器處于s1狀態(tài)時(shí)，c2=1，y2=1，r1=1，即控制公共停車的計(jì)數(shù)器開始計(jì)數(shù)，乙道黃燈亮，甲道紅燈亮，否則c2、y2、r1清零；當(dāng)控制器處于s2狀態(tài)時(shí)，c3=1，g1=1，r2=1，即控制甲道的計(jì)數(shù)器開始計(jì)數(shù)，甲道綠燈亮，乙道紅燈亮，否則c3、g1、r2清零。230 s定時(shí)單元的vhdl源程序30 s定時(shí)單元的vhdl源程序，使用加法計(jì)數(shù)，實(shí)現(xiàn)信號(hào)值自加。程序中clk為脈沖信號(hào)的輸入端，enable為甲乙道定時(shí)器使能信號(hào)輸入端，1為開始計(jì)數(shù)，0表示不計(jì)數(shù)。begin proce

40、ss(clk) variable cnt: integer range 30 downto 0; begin if ( clkevent and clk=1)then if enable=1 and cnt<30 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=30 then c<=1; else c<=0; end if; end process;3、5 s定時(shí)單元的vhdl源程序5 s定時(shí)單元的設(shè)計(jì)原理與30s定時(shí)單元的設(shè)計(jì)原理相同，使用加法計(jì)數(shù)，實(shí)現(xiàn)信號(hào)值自加。程序中clk為脈沖信號(hào)輸入端。enable為甲乙道定

41、時(shí)器使能信號(hào)輸入端，1為開始計(jì)數(shù)，0表示不計(jì)數(shù)。begin process(clk) variable cnt: integer range 5 downto 0; begin if ( clkevent and clk=1)then if enable=1 and cnt<5 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=5 then c<=1; else c<=0; end if; end process;4、26 s定時(shí)單元的vhdl源程序26 s定時(shí)單元的設(shè)計(jì)原理與30s定時(shí)單元的設(shè)計(jì)原理相同，使用加法計(jì)數(shù)，

42、實(shí)現(xiàn)信號(hào)值自加，程序中clk為脈沖信號(hào)輸入端。enable為甲乙道定時(shí)器使能信號(hào)輸入端，1為開始計(jì)數(shù)，0表示不計(jì)數(shù)。begin process(clk) variable cnt: integer range 26 downto 0; begin if ( clkevent and clk=1)then if enable=1 and cnt<26 then cnt:=cnt+1; else cnt:=0; end if; end if; if cnt=26 then c<=1; else c<=0; end if; end process;（四）系統(tǒng)仿真交通管理器的仿真波形

43、如圖3-5所示。從圖中可以看出，首先是甲道禁止（r1為高電平），乙道通行（g2為高電平）；經(jīng)過30秒后，轉(zhuǎn)換成甲道禁止（r1為高電平），乙道停車（y2為高電平）；經(jīng)過5秒后，轉(zhuǎn)換成甲道通行（g1為高電平），乙道禁止（r2為高電平）；經(jīng)過26秒后，轉(zhuǎn)換成甲道停車（y1為高電平），乙道禁止（r2為高電平）；再經(jīng)過5秒，再次轉(zhuǎn)換成甲道禁止（r1為高電平），乙道通行（g2為高電平），乙道通行（g2為高電平）狀態(tài)，完成一個(gè)工作循環(huán)。從圖中可以看出，設(shè)計(jì)達(dá)到了要求。 圖3-5 交通管理器仿真波形（五）設(shè)計(jì)總結(jié)本次課程設(shè)計(jì)對(duì)數(shù)字電子技術(shù)有了更進(jìn)一步的熟悉，實(shí)際操作和課本上的知識(shí)有很大聯(lián)系，但又高于課本，一個(gè)

44、看似很簡(jiǎn)單的電路，要?jiǎng)邮职阉O(shè)計(jì)出來就比較困難了，因?yàn)槭窃O(shè)計(jì)要求我們?cè)谝院蟮膶W(xué)習(xí)中注意這一點(diǎn)，要把課本上所學(xué)到的知識(shí)和實(shí)際聯(lián)系起來，同時(shí)通過本次電路的設(shè)計(jì)，不但鞏固了所學(xué)知識(shí)，也使我們把理論與實(shí)踐從真正意義上結(jié)合起來，增強(qiáng)了學(xué)習(xí)的興趣，考驗(yàn)了我們借助互聯(lián)網(wǎng)絡(luò)搜集、查閱相關(guān)文獻(xiàn)資料，和組織材料的綜合能力。 參考文獻(xiàn)1 徐春嬌.基于vhdl狀態(tài)機(jī)設(shè)計(jì)的智能交通控制燈r.中國(guó)地質(zhì)大學(xué)（北京）：地球物理與信息技術(shù)學(xué)院，2007.2 曹敏暉.城市交通存在的問題及對(duì)策分析d.河南：鄭州輕工業(yè)學(xué)院，2008.3 潘松 黃繼業(yè).eda技術(shù)實(shí)用教程m. 北京:科學(xué)出版社，2006.23.4 周潤(rùn)景等.基于qua

45、rtus的fpga/cpld數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例m.北京:電子工業(yè)出版社，2007.5 辛春艷.vhdl硬件描述語言m. 北京：國(guó)防工業(yè)出版社，20026 陸重陽 盧東華 文愛軍. ip技術(shù)在soc中的地位及應(yīng)用j. 微電子技術(shù)，2002(8).30-32.7 吳亦鋒.可編程序控制器原理與應(yīng)用速成m. 福州:福建科學(xué)技術(shù)學(xué)出版社，2005.122124.8 周力 李煒.我國(guó)智能交通控制系統(tǒng)的發(fā)展及展望j.安徽：安徽工程科技學(xué)院電氣工程系，2009.9 潘松 王國(guó)棟. 基于eda技術(shù)cpld/fpga應(yīng)用前景j. 電子與機(jī)自動(dòng)化，1999(3).35-74.10 邢建平 曾繁泰. vhdl程序設(shè)計(jì)教

46、程m. 北京:清華大學(xué)出版社，2005.3847.11 孟慶輝 劉輝.eda技術(shù)實(shí)用教程m. 北京:國(guó)防工業(yè)出版社，2008.263-26612 朱正偉.eda技術(shù)及應(yīng)用m. 北京:清華大學(xué)出版社，2005.215217.附錄：控制器邏輯描述library ieee;use ieee.std_logic_1164.all;entity traffic_control is port( clk:in std_logic; c1,c2,c3:out std_logic; -各定時(shí)計(jì)數(shù)器的使能信號(hào)w1,w2,w3:in std_logic; -各定時(shí)計(jì)數(shù)器的工作信號(hào)r1,r2:out std_log

47、ic; -兩個(gè)方向的紅燈信號(hào)y1,y2:out std_logic; -兩個(gè)方向的黃燈信號(hào)g1,g2:out std_logic; - -兩個(gè)方向的綠燈信號(hào)reset:in std_logic; -復(fù)位信號(hào)end traffic_control;architecture behave of traffic_control istype state_space is(s0,s1,s2,s3);signal state:state_space;begin process(clk) beginif reset=1 then state<=s0; elsif(clkevent and clk=1)thencase state is when s0=>if w1=1 then -條件信號(hào)賦值語句 state<=s1; end if; when s1=>if w2=1 then state<=s2; end if; when s2=>if w3=1 then state<=s3;end if; when s3=>if w2=1 then state<=s0;e