第6章寄存與計(jì)數(shù)器

1、16.1 寄存器與移位寄存器 主要內(nèi)容：主要內(nèi)容： 觸發(fā)器構(gòu)成的寄存器 寄存器的工作過程 4位集成寄存器74ls175的邏輯功能 移位寄存器的五種輸入輸出方式 觸發(fā)器構(gòu)成的移位寄存器 4位集成移位寄存器74ls194的邏輯功能 移位寄存器的應(yīng)用舉例26.1.1 寄存器 在數(shù)字電路中，用來存放二進(jìn)制數(shù)據(jù)或代碼的電路稱為寄存器寄存器 。一個(gè)由邊沿d觸發(fā)器構(gòu)成的4位寄存器如下： 3 集成寄存器74ls175的內(nèi)部邏輯電路圖及引腳圖如圖所示 ：4它的真值表如下表所示 ：56.1.2 移位寄存器 移位寄存器的各種輸入輸出方式： （a）串行輸入/右移/串行輸出 （b）串行輸入/左移/串行輸出6（c）并行輸

2、入/串行輸出 （d）串行輸入/并行輸出 7（e）并行輸入/并行輸出 891串行輸入/串行輸出/并行輸出移位寄存器下圖所示為邊沿d觸發(fā)器組成的4位串行輸入/串行輸出移位寄存器。圖6-4 串行輸入/串行輸出移位寄存器10（a）寄存器清零（b）第1個(gè)cp脈沖之后11（c）第2個(gè)cp脈沖之后 （d）第3個(gè)cp脈沖之后12（e）第4個(gè)cp脈沖之后13例例6-1 對于圖6-4所示移位寄存器，畫出圖6-6所示輸入數(shù)據(jù)和時(shí)鐘脈沖波形情況下各觸發(fā)器輸出端的波形。設(shè)寄存器的初始狀態(tài)全為0。圖6-6 例題6-1 142并行輸入/串行輸出/并行輸出移位寄存器 圖6-7 并行輸入/串行輸出/并行輸出移位寄存器15工作原

3、理：（1）當(dāng)為低電平時(shí)，與門g1g3被啟動，并行輸入數(shù)據(jù)d0d3被送到各觸發(fā)器的輸入端d上。當(dāng)時(shí)鐘脈沖到來后，并行輸入數(shù)據(jù)d0d3都同時(shí)存儲到各觸發(fā)器中。這時(shí)可從各觸發(fā)器輸出端并行輸出數(shù)據(jù)。16（2）當(dāng)為高電平時(shí)，與門g1g3被禁止，而門g4g6被啟動。這時(shí)各觸發(fā)器的輸出作為相鄰右邊觸發(fā)器的輸入，即構(gòu)成一個(gè)向右移位寄存器。在時(shí)鐘脈沖作用下，可從q3端串行輸出數(shù)據(jù)。173集成電路移位寄存器常用集成電路移位寄存器為74ls194，其邏輯符號和引腳圖如圖6-8所示。 圖6-8 集成移位寄存器74ls1941874ls194的真值表如表6-1所示：表6-1 移位寄存器74ls194真值表19例例6-2

4、 利用兩片集成移位寄存器74ls194擴(kuò)展成一個(gè)8位移位寄存器。 圖6-9 移位寄存器的擴(kuò)展20例例6-3由集成移位寄存器74ls194和非門組成的脈沖分配器電路如圖6-10所示，試畫出在cp脈沖作用下移位寄存器各輸出端的波形。圖6-10 移位寄存器組成的脈沖分配器電路21圖6-11 移位寄存器組成的脈沖分配器輸出波形由74ls194的真值表可得各輸出端q0 q3的波形如圖6-11所示：226.2 6.2 異步異步2n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器主要內(nèi)容：主要內(nèi)容： 2 2n n進(jìn)制異步加計(jì)數(shù)器電路進(jìn)制異步加計(jì)數(shù)器電路 2 2n n進(jìn)制異步減計(jì)數(shù)器電路進(jìn)制異步減計(jì)數(shù)器電路 異步異步2 2n n進(jìn)制計(jì)數(shù)

5、器電路的構(gòu)成方法進(jìn)制計(jì)數(shù)器電路的構(gòu)成方法 異步異步3 3進(jìn)制加計(jì)數(shù)器電路進(jìn)制加計(jì)數(shù)器電路 異步異步6 6進(jìn)制加計(jì)數(shù)器電路進(jìn)制加計(jì)數(shù)器電路 異步非異步非2 2n n進(jìn)制計(jì)數(shù)器電路的構(gòu)成方法進(jìn)制計(jì)數(shù)器電路的構(gòu)成方法236.2.1 異步2n進(jìn)制計(jì)數(shù)器 圖圖6-12 6-12 異步異步2 22 2進(jìn)制加計(jì)數(shù)器進(jìn)制加計(jì)數(shù)器 1異步22進(jìn)制計(jì)數(shù)器 24圖圖6-13 圖圖6-12中計(jì)數(shù)器的輸出波形中計(jì)數(shù)器的輸出波形25圖6-14 22進(jìn)制異步減計(jì)數(shù)器2627異步異步2 2n n進(jìn)制計(jì)數(shù)器的規(guī)律：進(jìn)制計(jì)數(shù)器的規(guī)律：(a)(a)異步異步2 2n n進(jìn)制計(jì)數(shù)器由進(jìn)制計(jì)數(shù)器由n n個(gè)觸發(fā)器組成，每個(gè)觸發(fā)器個(gè)觸發(fā)器組

6、成，每個(gè)觸發(fā)器均接成均接成t t觸發(fā)器。觸發(fā)器。(b)(b)各個(gè)觸發(fā)器之間采用級聯(lián)方式，其連接形式由計(jì)各個(gè)觸發(fā)器之間采用級聯(lián)方式，其連接形式由計(jì)數(shù)方式（加或減）和觸發(fā)器的邊沿觸發(fā)方式（上數(shù)方式（加或減）和觸發(fā)器的邊沿觸發(fā)方式（上升沿或下降沿）共同決定升沿或下降沿）共同決定 。28t觸發(fā)器的觸發(fā)沿連 接 規(guī) 律上 升 沿下 降 沿加 法 計(jì) 數(shù)1iiqcp1iiqcp減 法 計(jì) 數(shù)1iiqcp1iiqcp296.2.2 6.2.2 異步非異步非2 2n n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器 異步異步3進(jìn)制加計(jì)數(shù)器進(jìn)制加計(jì)數(shù)器以異步以異步4進(jìn)制加計(jì)數(shù)器為基礎(chǔ)構(gòu)成進(jìn)制加計(jì)數(shù)器為基礎(chǔ)構(gòu)成,實(shí)現(xiàn)這一點(diǎn)，必須使用帶異步

7、清零端的觸發(fā)器。實(shí)現(xiàn)這一點(diǎn)，必須使用帶異步清零端的觸發(fā)器。 圖圖6-15 6-15 異步異步3 3進(jìn)制加計(jì)數(shù)器電路進(jìn)制加計(jì)數(shù)器電路30異步異步3進(jìn)制加計(jì)數(shù)器輸出波形：進(jìn)制加計(jì)數(shù)器輸出波形：31 任意的異步非任意的異步非2n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器的構(gòu)成方式也與上的構(gòu)成方式也與上述述3 3進(jìn)制計(jì)數(shù)器一樣，即采用進(jìn)制計(jì)數(shù)器一樣，即采用“反饋清零反饋清零”法。法。 32圖6-18 異步6進(jìn)制加計(jì)數(shù)器電路336.3 6.3 同步同步n n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器主要內(nèi)容：主要內(nèi)容： 2 22 2進(jìn)制同步加計(jì)數(shù)器電路進(jìn)制同步加計(jì)數(shù)器電路 2 22 2進(jìn)制同步減計(jì)數(shù)器電路進(jìn)制同步減計(jì)數(shù)器電路 2 23 3進(jìn)制同步

8、加計(jì)數(shù)器電路進(jìn)制同步加計(jì)數(shù)器電路 2 23 3進(jìn)制同步減計(jì)數(shù)器電路進(jìn)制同步減計(jì)數(shù)器電路 同步同步2 2n n進(jìn)制計(jì)數(shù)器電路的構(gòu)成方式進(jìn)制計(jì)數(shù)器電路的構(gòu)成方式 同步同步5 5進(jìn)制加計(jì)數(shù)器電路進(jìn)制加計(jì)數(shù)器電路 同步同步1010進(jìn)制加法計(jì)數(shù)器電路進(jìn)制加法計(jì)數(shù)器電路346.3.1 6.3.1 同步同步2 2n n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器1 1同步同步2 22 2進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器 圖圖6-19 6-19 同步同步2 22 2進(jìn)制加計(jì)數(shù)器電路進(jìn)制加計(jì)數(shù)器電路35 圖圖6-20 圖圖6-19中計(jì)數(shù)器的輸出波形中計(jì)數(shù)器的輸出波形 362 2同步同步2 23 3進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器 圖6-21 同步23進(jìn)制加計(jì)

9、數(shù)器電路 37圖6-22 圖6-21中計(jì)數(shù)器的輸出波形 383 3同步同步2 2n n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器 根據(jù)上面介紹的同步根據(jù)上面介紹的同步2 22 2進(jìn)制及進(jìn)制及2 23 3進(jìn)制計(jì)數(shù)器電進(jìn)制計(jì)數(shù)器電路，同步路，同步2 2n n進(jìn)制計(jì)數(shù)器電路的構(gòu)成具有一定的規(guī)律，進(jìn)制計(jì)數(shù)器電路的構(gòu)成具有一定的規(guī)律，可歸納如下：可歸納如下： （a a）同步）同步2 2n n進(jìn)制計(jì)數(shù)器由進(jìn)制計(jì)數(shù)器由n n個(gè)個(gè)jkjk觸發(fā)器組成；觸發(fā)器組成； （b b）各個(gè)觸發(fā)器之間采用級聯(lián)方式，第一個(gè)觸）各個(gè)觸發(fā)器之間采用級聯(lián)方式，第一個(gè)觸發(fā)器的輸入信號發(fā)器的輸入信號j0j0k0k01 1，其它觸發(fā)器的輸入信，其它觸發(fā)器的輸

10、入信號由計(jì)數(shù)方式?jīng)Q定。號由計(jì)數(shù)方式?jīng)Q定。 39如果是加計(jì)數(shù)器則為：110220111012nnnjkqjkq qjkq qq40如果是減計(jì)數(shù)器則為：110220111012nnnjkqjkq qjkq qq416.3.2 6.3.2 同步非同步非2 2n n進(jìn)制計(jì)數(shù)器進(jìn)制計(jì)數(shù)器 同步非同步非2n進(jìn)制計(jì)數(shù)器的電路構(gòu)成沒有規(guī)律可循，進(jìn)制計(jì)數(shù)器的電路構(gòu)成沒有規(guī)律可循，下面通過兩個(gè)例子說明它們的構(gòu)成方法。下面通過兩個(gè)例子說明它們的構(gòu)成方法。 1 1同步同步5 5進(jìn)制加法計(jì)數(shù)器進(jìn)制加法計(jì)數(shù)器 采用采用3 3個(gè)個(gè)jkjk觸發(fā)器構(gòu)成該計(jì)數(shù)器。同步觸發(fā)器構(gòu)成該計(jì)數(shù)器。同步5 5進(jìn)制加進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)真

11、值表如表法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)真值表如表6-76-7所示，所示，下面通過下面通過“觀察觀察”法確定各個(gè)觸發(fā)器的輸入信號法確定各個(gè)觸發(fā)器的輸入信號。 42 圖6-24 同步5進(jìn)制加法計(jì)數(shù)器 432 2同步同步1010進(jìn)制加法計(jì)數(shù)器進(jìn)制加法計(jì)數(shù)器 采用4個(gè)jk觸發(fā)器構(gòu)成該計(jì)數(shù)器。同步10進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)真值表如表6-8所示，采用與上面類似的方法，確定各個(gè)觸發(fā)器的輸入信號。 j0k01 j1k1j2k2q0q1j3k3q0q1q2q0q303q q44圖6-25 同步10進(jìn)制加計(jì)數(shù)器電路456.4 6.4 集成集成計(jì)數(shù)器計(jì)數(shù)器主要內(nèi)容：主要內(nèi)容：l 同步二進(jìn)制加計(jì)數(shù)器74ls161的邏輯功能l

12、采用74ls161構(gòu)成小于十六的任意進(jìn)制同步加法計(jì)數(shù)器l 同步十進(jìn)制加/減計(jì)數(shù)器74ls192的邏輯功能l 采用74ls192構(gòu)成小于十的任意進(jìn)制同步加/減計(jì)數(shù)器l 采用74ls93構(gòu)成小于十六的同步十進(jìn)制加/減計(jì)數(shù)器74ls192的邏輯功能l 異步十進(jìn)制加法計(jì)數(shù)器74ls90的邏輯功能l 采用74ls90構(gòu)成小于十的任意進(jìn)制8421bcd碼加計(jì)數(shù)器l 采用74ls90構(gòu)成小于十的任意進(jìn)制5421bcd碼加計(jì)數(shù)器l 采用兩片74ls161構(gòu)成小于256的任意進(jìn)制加法計(jì)數(shù)器l 采用兩片74ls90構(gòu)成小于100的任意進(jìn)制加法計(jì)數(shù)器466.4.1 6.4.1 集成同步二進(jìn)制計(jì)數(shù)器集成同步二進(jìn)制計(jì)數(shù)

13、器 其產(chǎn)品多以四位二進(jìn)制即十六進(jìn)制為主，下面以典型產(chǎn)品 74ls161為例討論。 圖6-25 集成計(jì)數(shù)器74ls161引腳圖和邏輯符號4774ls161具有以下功能： 異步清零。當(dāng)clr=0時(shí)，不管其它輸入信號的狀態(tài)如何，計(jì)數(shù)器輸出將立即被置零。 同步置數(shù)。當(dāng)clr=1（清零無效）、ld=0時(shí)，如果有一個(gè)時(shí)鐘脈沖的上升沿到來，則計(jì)數(shù)器輸出端數(shù)據(jù)q3q0等于計(jì)數(shù)器的預(yù)置端數(shù)據(jù)d3d0。48 加法計(jì)數(shù)。當(dāng)clr=1、ld=1（置數(shù)無效）且et=ep=1時(shí)，每來一個(gè)時(shí)鐘脈沖上升沿，計(jì)數(shù)器按照4位二進(jìn)制碼進(jìn)行加法計(jì)數(shù)，計(jì)數(shù)變化范圍為00001111。該功能為它的最主要功能。數(shù)據(jù)保持。當(dāng)clr=1、ld

14、=1，且etep=0時(shí)，無論有沒有時(shí)鐘脈沖，計(jì)數(shù)器狀態(tài)將保持不變。 495051例例6-4 用74ls161構(gòu)成十二進(jìn)制加法計(jì)數(shù)器。解：（1）反饋清零法5253（2）反饋置數(shù)法540 0 0 1556.4.2 6.4.2 集成同步非二進(jìn)制計(jì)數(shù)器集成同步非二進(jìn)制計(jì)數(shù)器 其產(chǎn)品多以其產(chǎn)品多以bcdbcd碼為主，下面以典型產(chǎn)品碼為主，下面以典型產(chǎn)品 74ls19274ls192為為例討論。例討論。 74ls192具有以下功能：具有以下功能：(1) clr=1時(shí)異步清零，它為高電平有效。時(shí)異步清零，它為高電平有效。(2) clr=0（異步清零無效）、（異步清零無效）、ld=0時(shí)異步置數(shù)。時(shí)異步置數(shù)。(

15、3) clr=0，ld=1（異步置數(shù)無效）且減法時(shí)鐘（異步置數(shù)無效）且減法時(shí)鐘cpd=1時(shí)，則在加法時(shí)鐘時(shí)，則在加法時(shí)鐘cpu上升沿作用下，計(jì)上升沿作用下，計(jì)數(shù)器按照數(shù)器按照8421bcd碼進(jìn)行遞增計(jì)數(shù)：碼進(jìn)行遞增計(jì)數(shù)：00001001。 56(4) clr=0，ld=1且加法時(shí)鐘cpu1時(shí)，則在減法時(shí)鐘cpd上升沿作用下，按照8421bcd碼進(jìn)行遞減計(jì)數(shù)：10010000。(5) clr=0，ld=1，且cpu1，cpd=1時(shí)，計(jì)數(shù)器輸出狀態(tài)保持不變。575859例例6-5 利用反饋置數(shù)法，用74ls192 構(gòu)成七進(jìn)制加法計(jì)數(shù)器。（要求采用兩個(gè)不同的預(yù)置數(shù)據(jù)輸入：0000和0010。）解：7

16、4ls192在加計(jì)數(shù)模式下的狀態(tài)轉(zhuǎn)換圖如圖6-33所示， 60616.4.3 6.4.3 集成異步二進(jìn)制計(jì)數(shù)器集成異步二進(jìn)制計(jì)數(shù)器 集成異步二進(jìn)制計(jì)數(shù)器在基本異步計(jì)數(shù)器的基礎(chǔ)上增加了一些輔助電路，以擴(kuò)展其功能。典型產(chǎn)品是74ls93。 圖6-35 集成計(jì)數(shù)器74ls93的內(nèi)部電路和引腳圖62（1）觸發(fā)器a為獨(dú)立的1位二進(jìn)制計(jì)數(shù)器；（2）觸發(fā)器b、c、d三級為獨(dú)立的3位二進(jìn)制計(jì)數(shù)器（即八進(jìn)制）；（3）將兩者級聯(lián)可構(gòu)成4位二進(jìn)制計(jì)數(shù)器（即十六進(jìn)制）；(4) 計(jì)數(shù)器為異步清零，r0(1)、r0(2)是清零輸入端，且高電平有效。因此，74ls93實(shí)際上是一個(gè)二八十六進(jìn)制異步加法計(jì)數(shù)器，采用反饋清零法可

17、構(gòu)成小于十六的任意進(jìn)制異步加法計(jì)數(shù)器。而構(gòu)成小于八的任意進(jìn)制計(jì)數(shù)器時(shí)，可以只利用其獨(dú)立的八進(jìn)制計(jì)數(shù)器，也可利用級聯(lián)后的十六進(jìn)制計(jì)數(shù)器。6364例例6-6 74ls93的內(nèi)部電路如圖6-35所示，采用下面兩種不同的級聯(lián)方式所構(gòu)成的計(jì)數(shù)器有何不同？（1）計(jì)數(shù)脈沖從cpa輸入，qa連接到cpb；（2）計(jì)數(shù)脈沖從cpb輸入，qd連接到cpa；解：上述兩種級聯(lián)方式所構(gòu)成的計(jì)數(shù)器都是4位二進(jìn)制計(jì)數(shù)器或十六進(jìn)制計(jì)數(shù)器。但計(jì)數(shù)器輸出狀態(tài)的高、低位構(gòu)成方式不同：對于級聯(lián)方式（1），二進(jìn)制計(jì)數(shù)器為低位，八進(jìn)制計(jì)數(shù)器為高位，其輸出狀態(tài)為qdqcqbqa；對于級聯(lián)方式（2），八進(jìn)制計(jì)數(shù)器為低位，二進(jìn)制計(jì)數(shù)器為高位，其

18、輸出狀態(tài)為qaqdqcqb；656.4.4 集成異步非二進(jìn)制計(jì)數(shù)器集成異步非二進(jìn)制計(jì)數(shù)器 集成異步非二進(jìn)制計(jì)數(shù)器同樣是在基本異步計(jì)數(shù)器的基礎(chǔ)上擴(kuò)展而成。其典型產(chǎn)品是74ls90（或74ls290，兩者的邏輯功能相同，但引腳圖不同），它的內(nèi)部電路及引腳圖如圖6-36所示。 圖6-36 集成計(jì)數(shù)器74ls90的內(nèi)部電路和引腳圖66從圖中可以看出：（1）觸發(fā)器a為獨(dú)立的1位二進(jìn)制計(jì)數(shù)器。（2）觸發(fā)器b、c、d三級為獨(dú)立的3位五進(jìn)制計(jì)數(shù)器，其計(jì)數(shù)狀態(tài)范圍為000100。因此74ls90的內(nèi)部電路可用圖6-37表示。 67（3）將二進(jìn)制和五進(jìn)制計(jì)數(shù)器級聯(lián)可構(gòu)成十進(jìn)制計(jì)數(shù)器： 如果將qa與cpb相連，cp

19、a作為計(jì)數(shù)脈沖輸入端，如圖6-38（a）所示，則計(jì)數(shù)器的輸出端qd qc qb qa為8421bcd碼十進(jìn)制計(jì)數(shù)器。 68如果將qd與cpa相連，cpb作計(jì)數(shù)脈沖輸入端，如圖6-38（b）所示，則輸出端qa qd qc qb為5421bcd碼十進(jìn)制計(jì)數(shù)器。6970由功能表可以看出，74ls90具有以下功能：（1）異步清零。r0(1)、r0(2)為清零輸入端，高電平有效。即當(dāng)r0(1)=r0(2)=1，且s9(1)、s9(2)不全為1時(shí)，計(jì)數(shù)器的輸出立即被清零。（2）異步置9。s9(1)、s9(2)為置9輸入端，高電平有效。即當(dāng)s9(1)=s9(2)=1，且r0(1)、r0(2)不全為1時(shí)，計(jì)數(shù)

20、器的輸出立即被置9（1001）。（3）正常計(jì)數(shù)。當(dāng)異步清零端和異步置9端都無效時(shí)，在計(jì)數(shù)脈沖下降沿作用下，可進(jìn)行二五十進(jìn)制計(jì)數(shù)。（4）保持不變。當(dāng)異步清零端和異步置9端都無效，且cpa、cpb都為1時(shí)，計(jì)數(shù)器輸出保持不變。71例例6-6 分別采用反饋清零法和反饋置9法，用74ls90構(gòu)成8421bcd碼的8進(jìn)制加法計(jì)數(shù)器。解：（1）采用反饋清零法。72（2）采用反饋置9法。首先連接成8421bcd碼十進(jìn)制計(jì)數(shù)器，然后在此基礎(chǔ)上采用反饋置9法。8進(jìn)制加法計(jì)數(shù)器的計(jì)數(shù)狀態(tài)為1001、00000110，其狀態(tài)轉(zhuǎn)換圖如圖6-40（a）所示。 73746.4.5 集成計(jì)數(shù)器的擴(kuò)展集成計(jì)數(shù)器的擴(kuò)展 將兩片計(jì)數(shù)器（分別為模n和模m）相串接，可擴(kuò)展為n = nm 的計(jì)數(shù)器。在此基礎(chǔ)上再利用前面介紹的反饋清零或反饋置數(shù)的方法，可構(gòu)成小于n = nm 的任意進(jìn)制計(jì)數(shù)器。 例6-7 用兩片74ls161構(gòu)成 256 進(jìn)制加法計(jì)數(shù)器。 解：74ls161有專門的進(jìn)位信號rco，其邏輯表達(dá)式為。每片接成十六進(jìn)制，兩片之間串接方