第7章基于FPGA的DSP開發(fā)設計

1、FPGA-CPLDFPGA-CPLD原理及應用原理及應用 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計一個家庭網(wǎng)關設計案例 VideoDisplayTV DecodeWirelessxDSLmCVideoProcessingCoreBaseband SignalProcessorOFDMModemProcessor5-10K Lines of Microcode100K Lines of App SW20-50K Lines of Protocol firmware5-10K Lines of Control Code250-500K Lines of firmwareO

2、ver 2M Lines of Application SW50-100K Lines of Protocol firmware250-300K Lines of DSP firmwareUp to 2M Lines of Network SW一共超過500萬行代碼。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計數(shù)字信號處理的核心問題 v數(shù)字信號處理的數(shù)學模型：數(shù)字信號處理的數(shù)學模型：各種數(shù)字信號處理的算法和算法的誤差分析。v 數(shù)字信號處理算法的實現(xiàn)，包括：數(shù)字信號處理算法的實現(xiàn)，包括： 通用計算機軟件實現(xiàn)（例如C、MATLAB） 專用計算機系統(tǒng)、各種單片機、DSP系統(tǒng) A

3、SIC、FPGAv 數(shù)字信號處理算法的數(shù)字信號處理算法的FPGAFPGA實現(xiàn)實現(xiàn): : 研究算法實現(xiàn)的架構和具體電路，在速度、面積、功耗和截斷誤差間折中，達到算法實現(xiàn)的指標要求。 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計DSP系統(tǒng)概述DSP典型系統(tǒng)抗混疊濾波器A/DDSP系統(tǒng)D/A模擬輸入模擬輸出數(shù)字輸出FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計 DSP的典型應用一 ：通信手機FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計 DSP的典型應用二：軟件無線電 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計例如

4、：Matlab、C語言或其它語言編程。DSP工具軟件，如simulink的信號處理仿真。缺點：成本高、處理速度受限，體積大。優(yōu)點：用戶的圖形界面友好。應用：對于人機交互有較高要求的系統(tǒng)，體積不敏感的應用。數(shù)字信號處理仿真。數(shù)字信號處理的實現(xiàn)方案 一 在通用PC上利用軟件實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計 單片機運算速度也在提高，可以實現(xiàn)速度要求不高或簡單的信號處理算法。缺點：速度慢（尤其是乘法慢）、實時性差；優(yōu)點：價格低廉；應用：計算簡單的工業(yè)控制現(xiàn)場等。數(shù)字信號處理的實現(xiàn)方案 二單片機實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計

5、目前多采用RISC和改進的哈佛結構，專門的數(shù)據(jù)管理；內(nèi)部有硬件乘法累加器，使乘加運算變得簡單。流水線操作（pipeline）速度快，是現(xiàn)在的主流方法。優(yōu)點：速度快、實時性好，價格合理，使用靈和；缺點：串行運算，還不能滿足極高速的運算處理；應用：廣泛應用于軍事、民用電子等幾乎所有電子領域。 數(shù)字信號處理的實現(xiàn)方案 三 利用通用可編程DSP芯片來實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計 直接面向特定應用的ASIC芯片，如MP3系統(tǒng)。直接面向特定應用的SoC，如將DSP核從傳統(tǒng)的通用型處理器中分離出來，面向特定應用對象增加外部電路或MCU構成SOC。如DSP+ARM的雙

6、核SoC器件。優(yōu)點：速度快、特定應用性能好，大批量時價格最低；缺點：面向特定應用優(yōu)化。應用：廣泛應用于民用電子領域，適于大批量產(chǎn)品。數(shù)字信號處理的實現(xiàn)方案 四 ASIC和片上系統(tǒng)SoC實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計 近年來，隨著FPGA技術的發(fā)展，其實現(xiàn)DSP算法的能力越來越強，性價比不斷提高，逐步在批量產(chǎn)品中得到應用。特別是SOPC技術的發(fā)展，使FPGA正在逐步成為新一代的DSP系統(tǒng)實現(xiàn)方法，與DSP形成互補。優(yōu)點：易于實現(xiàn)并行處理，速度快；可重構硬件，使用靈活，可按需設計，性價比不斷提高。缺點：目前開發(fā)較難。應用：高端應用，并逐步用于軍事、民用電子等

7、幾乎所 有電子領域。 數(shù)字信號處理的實現(xiàn)方案 五 利用 FPGA等可編程邏輯陣列實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計CPU定制硬件定制硬件通用通用DSP專用專用DSP/CPU通用通用CPU可配置處理器可配置處理器性性 能能功耗功耗靈活性靈活性單位成本單位成本初始成本初始成本ASICASSPFPGAFPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計第7章 基于FPGA的DSP開發(fā)設計 在基于FPGA的DSP開發(fā)中，Altera提出了基于FPGA的DSP開發(fā)平臺。 由Altera與其合作伙伴AMPP（Altera Megafunction Part

8、ner Program）提供了針對DSP設計的各種用于硬件加速的IP核。每一個核都可以進行參數(shù)設置，以構成針對特定應用的硬件功能模塊。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計內(nèi)容與要點n主要內(nèi)容：主要內(nèi)容：qDSP Builder 工具介紹；設計流程；設計規(guī)范；工具介紹；設計流程；設計規(guī)范；模塊庫；設計實例。模塊庫；設計實例。n本章要點：本章要點：qDSP Builder 設計流程、規(guī)范；設計流程、規(guī)范；Simulink模型模型仿真；利用仿真；利用MATLAB建模工具和建模工具和DSP Builder開發(fā)環(huán)境，認識如何將算法級仿真向硬件模塊開發(fā)環(huán)境，認識如何將算法級仿

9、真向硬件模塊實現(xiàn)過渡的設計過程。實現(xiàn)過渡的設計過程。 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計SOPC技術開發(fā)套件1）Quartus 9.1 SP22）SOPC Builder 6.03）Nios IDE 6.04）DSP Builder 6.05）Matlab 2008aFPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計StateflowStateflowStateflowBlocksetsCode Generation, RTW, SF CoderToolboxesDesktop ApplicationsAutomated ReportsDAQ c

10、ardsInstruments*Slide Courtesy of The MathWorksMATLABFPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計HDL SynthesisVerify in HardwarePlace and RouteCreates Simulation TestbenchDSP Builder Creates HDL CodeDownload Design to DSP Development KitsCreates SOPC Builder Ready ComponentFPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FP

11、GA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介基于DSP Builder的DSP模塊開發(fā)流程正弦發(fā)生器模塊設計實例DSP Builder層次性設計FIR數(shù)字濾波器設計實例層次性設計方法FDATool使用利用MegaCore的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介簡介基于DSP Builder的DSP模塊開發(fā)流程正弦發(fā)生器模塊設計實例DSP Builder層次性設計FIR數(shù)字濾波器設計實例層次性設計方法FDATool使用利用Mega

12、Core的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術DSP Builder是一個是一個系統(tǒng)級（算法級）設計工具系統(tǒng)級（算法級）設計工具實現(xiàn)了實現(xiàn)了系統(tǒng)級（算法仿真建模）系統(tǒng)級（算法仿真建模） 到到 RTL級（硬件實現(xiàn)）級（硬件實現(xiàn)） 無縫過渡無縫過渡DSP Builder簡介FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術 利用DSP Builder進行DSP模塊設計是SOPC技術的重要組成部分： 一方面，由一方面，由Matlab/DSP Builder和和 Quartus II軟件工具開軟件

13、工具開發(fā)的發(fā)的DSP模塊可以成為模塊可以成為FPGA電路系統(tǒng)電路系統(tǒng)的組成部分；的組成部分； 另一方面，可以通過另一方面，可以通過Matlab/DSP Builder為為Nios II嵌入式嵌入式處理器設計各類加速器，并以指令的形式加入到處理器設計各類加速器，并以指令的形式加入到NIOS II的指令的指令系統(tǒng)，成為系統(tǒng)，成為Nios II系統(tǒng)系統(tǒng)的接口設備。的接口設備。DSP Builder簡介FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介基于基于DSP Builder的的DSP模

14、塊開發(fā)流程模塊開發(fā)流程正弦發(fā)生器模塊設計實例DSP Builder層次性設計FIR數(shù)字濾波器設計實例層次性設計方法FDATool使用利用MegaCore的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第五步：設計編譯和下載在Quartus II中編譯用戶的設計，最后將設計下載，進行測試驗證。第二步：轉(zhuǎn)化模型文件到硬件描述語言文件利用SignalCompiler模塊完成模型文件到硬件描述語言文件的轉(zhuǎn)換，轉(zhuǎn)換之后的HDL文件是RTL級（寄存器傳輸級，可綜合的格式）。第三步：RTL級仿真DSP Builder支持自動流程的ModelSim仿真。用戶

15、也可以利用第二步產(chǎn)生的HDL文件使用其它的仿真工具手動地進行仿真。第四步：RTL級綜合、網(wǎng)表產(chǎn)生、適配、時序仿真自動流程中可以選擇讓DSP Builder自動調(diào)用Quartus II等EDA軟件來完成相應的工作；手動流程允許用戶選擇相應的軟件來完成相應的工作，手動流程需要更多的干預，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。為確定RTL級適配后的網(wǎng)表與Simulink中建立的DSP模型的一致性，需要進行時序仿真第一步：完成設計輸入和模型仿真利用Matlab/Simulink進行設計輸入，在Matlab/Simulink中建立一個模型文件（mdl文件），調(diào)用DSP Builde

16、r和其它Simulink庫中的模塊，構成系統(tǒng)級或算法級設計框圖。利用Simulink的圖形化仿真、分析功能，分析設計模型的正確性，完成模型仿真。該步設計跟一般的Matlab/Simulink建模仿真沒區(qū)別第三步：RTL級仿真DSP Builder支持自動流程的ModelSim仿真。用戶也可以利用第二步產(chǎn)生的HDL文件使用其它的仿真工具手動地進行仿真。第四步：RTL級綜合、網(wǎng)表產(chǎn)生、適配、時序仿真自動流程中可以選擇讓DSP Builder自動調(diào)用Quartus II等EDA軟件來完成相應的工作；手動流程允許用戶選擇相應的軟件來完成相應的工作，手動流程需要更多的干預，同時提供了更大的靈活性，用戶可

17、以指定綜合、適配等過程的條件。為確定RTL級適配后的網(wǎng)表與Simulink中建立的DSP模型的一致性，需要進行時序仿真第三步：RTL級仿真DSP Builder支持自動流程的ModelSim仿真。用戶也可以利用第二步產(chǎn)生的HDL文件使用其它的仿真工具手動地進行仿真。第四步：RTL級綜合、網(wǎng)表產(chǎn)生、適配、時序仿真自動流程中可以選擇讓DSP Builder自動調(diào)用Quartus II等EDA軟件來完成相應的工作；手動流程允許用戶選擇相應的軟件來完成相應的工作，手動流程需要更多的干預，同時提供了更大的靈活性，用戶可以指定綜合、適配等過程的條件。為確定RTL級適配后的網(wǎng)表與Simulink中建立的DS

18、P模型的一致性，需要進行時序仿真第三步：RTL級仿真DSP Builder支持自動流程的ModelSim仿真。用戶也可以利用第二步產(chǎn)生的HDL文件使用其它的仿真工具手動地進行仿真?；贒SP Builder的DSP模塊開發(fā)流程FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介基于DSP Builder的DSP模塊開發(fā)流程正弦發(fā)生器模塊設計實例正弦發(fā)生器模塊設計實例DSP Builder層次性設計FIR數(shù)字濾波器設計實例層次性設計方法FDATool使用利用MegaCore的設計FPGA-

19、CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計n一個簡單的正弦波發(fā)生器，主要由四個部分構成。qInCount是階梯信號發(fā)生模塊，產(chǎn)生一個按時鐘線性遞增的地址信號，送往SinLUT。qSinLUT是一個sin(正弦函數(shù))值的查找表(LUT：LookUpTable)模塊，由遞增的地址獲得正弦波的量化值輸出，輸出的8位正弦波數(shù)據(jù)經(jīng)延時模塊Delay后送往Product乘法模塊，與SinCtrl相乘。qSinCtrl是1bit輸入，SinCtrl通過Product就完成了對有無正弦波輸出的控制。qSinOut是整個正弦波發(fā)生器模塊的輸出，送往D/A即可獲得正弦波的輸出(模擬信號)?；贔PG

20、A的DSP開發(fā)技術FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術乘法模塊一位輸入，控制正弦波的有無正弦波發(fā)生器模塊的輸出階梯信號發(fā)生模塊，產(chǎn)生一個按時鐘線性遞增的地址信號正弦函數(shù)值的查找表模塊，由遞增的地址獲得正弦波的離散值輸出延時模塊正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件1） 運行Matlab，建立工作目錄，啟動Simulink，新建模型文件2） 放置SignalCompiler：單擊Simulink庫列表中的Altera DS

21、P Builder，單擊Altlab項，選中SignalCompiler組件，按住鼠標左鍵拖放到新模型窗口中。 SignalCompiler是任何DSP系統(tǒng)設計必須要添加的模塊正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件3） 添加Increment Decrement模塊。Increment Decrement模塊是DSP Builder庫中Arithmetic子庫中的模塊。4） 設置Inc

22、rement Decrement模塊。修改模塊的命名；雙擊模塊進入模塊參數(shù)設置對話框。正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術總線類型： 有符號整數(shù) 有符號小數(shù) 無符號整數(shù)總線位寬增減方向初始值是否使用控制輸入選項時鐘相位選擇采樣時間設置FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件5） 添加正弦查找表。在Gate&Control子庫中找到查找表模塊LUT，把LUT拖放到新建模型窗口，將LUT模塊的名字修改為“SinLUT”

23、 。6） 設置正弦查找表模塊參數(shù)。雙擊模塊進入模塊參數(shù)設置對話框。正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術總線類型： 有符號整數(shù) 有符號小數(shù) 無符號整數(shù)輸出位寬查找表地址查找表內(nèi)容計算式選中”Use LPM”選項，Quartus II 將利用目標器件中的嵌入式RAM構成SinLUT選中”Register Address”選項會生成輸入地址總線。若目標器件是Straitix或者Cyclone，并且選中了LPM選項，用戶必須選中”Register Address”選項FPGA-CPLD原理及應用 第7章 基于FPGA的DS

24、P開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件7） 添加Delay模塊。選中Storage子庫下的Delay模塊，拖放到新建模型窗口。 設置延遲的周期數(shù)時鐘相位選擇正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件8） 添加Product（乘法）模塊。在Altera DSP Builder庫中選擇Arithmetic子庫，找到Product模塊。 設置乘法模塊采用的流水線級數(shù)使用參數(shù)化模塊庫實現(xiàn)使用FPGA的專用模塊實現(xiàn)正弦發(fā)生器模塊設計實例FPGA-CPL

25、D原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第一步：利用Simulink建立模型文件9） 添加端口SinCtrl。在IO & BUS子庫，找到AltBus模塊，拖放到新建模型窗口中，修改AltBus模塊的名字為SinCtrl。 10）添加端口OUT。在IO & BUS子庫，找到AltBus模塊，拖放到新建模型窗口中，修改AltBus模塊的名字為Out。正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術選中Saturate選項，則當輸出大于最大正值或小于最小負值時，則輸出被強制為最

26、大正值或最小負值。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術保存文件，完成第一步模型文件的建立進行第二步模型仿真FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術第二步：利用Simulink進行模型仿真需要添加激勵信號和觀察模塊1） 添加Step模塊加入一個Step（階躍模塊），模擬SinCtrl的按鍵使能操作。在Simulink基本庫中選擇Source子庫，把Step模塊拖放到Sinout模型窗口中。 2） 添加波形觀察模塊Scope在Simulink基本庫中選擇Sinks子庫，把Scope（示波

27、器）模塊拖放到SinOut模型窗口中。模型仿真用的來自Altera DSP Builder庫外的模塊，SignalCompiler不能將其轉(zhuǎn)換成硬件描述語言正弦發(fā)生器模塊設計實例FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術設置Scope模塊的波形觀察窗口數(shù)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第二步：利用Simulink進行模型仿真3） 設置仿真激勵信號。在SinOut模型中，只有一個輸入端口SinCtrl，需要設置與之相連的Step模塊，雙擊Step模塊，在彈出的S

28、tep模塊參數(shù)設置對話框中設置對其輸入端口SinCtrl施加的激勵。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術階躍時刻（Step time）：Step模塊的輸出在該時刻發(fā)生階躍，默認值為1，單位為秒。初始值（Initial value）：在階躍時刻的之前的Step模塊的輸出值，默認值為0。終值（Final value）：在階躍時刻之后Step模塊的輸出值，默認值為1。采樣時刻（Sample time）：Step模塊輸出的采樣頻率，設為0，設成0進行連續(xù)采樣；設成1只在大的時間間隔上采樣。FPGA-CPLD原理及應用 第7章 基于FPGA的DS

29、P開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第二步：利用Simulink進行模型仿真4） 設置仿真參數(shù)。在SinOut模型窗口中，單擊Simulation菜單，在下拉菜單中選擇Simulation parameters，彈出SinOut模型的仿真參數(shù)設置對話框。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術設置仿真時間，單位秒FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第二步：利用Simulink進行模型仿真5） 啟動仿真，觀察仿真結果。在SinOut模型窗口

30、中，選中Simulation菜單下的Start項，開始仿真，仿真結束后，雙擊Scope模塊，打開Scope觀察窗,即可觀察模型仿真結果。 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術 完成第二步基于Simulink的模型仿真進行第三步利用SignalCompiler實現(xiàn)算法 到硬件轉(zhuǎn)化FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化1） 模型分析，雙擊SinOut模型中的”SignalCompiler”圖標。 單擊單擊”

31、AnalyzeAnalyze”按鈕按鈕，SignalCompiler將會對模型進行分析，檢查模型有無錯誤檢查模型有無錯誤。如果設計存在錯誤，將會停止分析過程，并在Matlab軟件的命令窗口中給出相關信息。如果設計不存在錯誤，則在分析結束后打開”SignalCompiler”窗口。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化2） 設置SignalCompiler 工程設置部分文件轉(zhuǎn)化、硬件編譯部分信息報告部分FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開

32、發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化2） 設置SignalCompiler 選擇器件系列：不能指定具體器件型號選擇綜合器：Mentor的LeonardoSpectrum綜合器Synplicity的Synplify綜合器Altera的Quartus II優(yōu)化選擇：指定綜合、適配過程的優(yōu)化策略，面積、速度、平衡系統(tǒng)主時鐘頻率設置系統(tǒng)復位信號設置嵌入式邏輯分析儀設置仿真測試文件生成的選擇生成DSP模塊的SOPC Builder PTF文件轉(zhuǎn)換MDL到VHDL,生成一個Verilog HDL的模型和測試文件FPGA-CPLD

33、原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化3）模型文件轉(zhuǎn)換成HDL文件點擊“Convert MDL to VHDL”的圖標，執(zhí)行mdl模型文件到VHDL文件的轉(zhuǎn)換FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化4）綜合單擊步驟2-synthesis的圖標，執(zhí)行綜合過程。綜合過程完成之后，信息框中會給出此項目的一些信息：如器件的系列，使用的邏輯宏單元的數(shù)目、觸

34、發(fā)器的數(shù)目、引腳數(shù)、RAM容量等FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化5）適配單擊步驟3-Quartus II Fitter的圖標，調(diào)用Quartus II完成編譯適配過程，生成編程文件：pof文件和sof文件轉(zhuǎn)化、綜合、適配三步也可點擊該按鈕一步執(zhí)行FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化6）編程完成轉(zhuǎn)化、綜合、適配三步后，“

35、Program Device”圖標由不可用變?yōu)榭捎?，即可以編程下載了。但程序下載之前，還要做一些必要的仿真：RTL級仿真、時序仿真等FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術完成第三步：利用SignalCompiler實現(xiàn)算法到硬件轉(zhuǎn)化進行第四步利用ModelSim進行RTL級仿真FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第四步：利用ModelSim進行RTL級仿真Simulink中的模型仿真屬于中的模型仿真屬于系統(tǒng)級（算法級）仿真系統(tǒng)級（算法級）仿真，由，由Mdl文件

36、文件轉(zhuǎn)化而來的轉(zhuǎn)化而來的VHDL描述是描述是RTL級的，轉(zhuǎn)換后的代碼實現(xiàn)可能與級的，轉(zhuǎn)換后的代碼實現(xiàn)可能與Mdl模型描述的情況不完全相符：需要針對生成的模型描述的情況不完全相符：需要針對生成的RTL級級HDL代代碼進行碼進行RTL級仿真。級仿真。在在SignalCompiler設置窗口中的設置窗口中的Testbench頁中選中頁中選中 ”Generate Stimuli for VHDL Testbench”，DSP Builder在在Mdl轉(zhuǎn)換到轉(zhuǎn)換到VHDL的過程中會生成針對的過程中會生成針對HDL仿真器仿真器ModelSim的的測試文件。測試文件。 FPGA-CPLD原理及應用 第7章

37、基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第四步：利用ModelSim進行RTL級仿真 仿真方法： 啟動ModelSim軟件，選擇Tools菜單下的Execute Macro，在打開的文件選擇對話框中切換到SinOut模型SinOut.mdl文件所在的目錄，選擇tb_SinOut.tcl，ModelSim執(zhí)行tb_SinOut.tcl，開啟仿真。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第四步：利用ModelSim進行RTL級仿真 仿真結果顯示： 仿真結果默認是以數(shù)字形式顯示的，為了與

38、Simulink中的仿真結果相比，選中”tb_sinout/outu”,單擊右鍵，在彈出菜單中選擇properties，在出現(xiàn)的wave properties窗口中設置波形顯示方式FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第四步：利用ModelSim進行RTL級仿真 Radix 設為Unsigned選中AnalogHeight 設為100Scale 設為0.4FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第四步：利用ModelSim進行RTL級仿真 F

39、PGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術完成第四步：利用ModelSim進行RTL級仿真進行第五步利用QuartusII進行時序仿真FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第五步：利用QuartusII進行時序仿真基于ModelSim的RTL級仿真是電路的功能仿真，其仿真結果未反映硬件時序的真實情況：需要進行時序仿真。SignalCompiler已經(jīng)生成了利用QuartusII進行時序仿真的激勵文件sinout.vec和相關仿真文件sinout_quartus.tcl

40、，可以很容易地在quartus II中實現(xiàn)時序仿真。 FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第五步：利用QuartusII進行時序仿真 仿真方法：1） 啟動quartus II集成開發(fā)環(huán)境，執(zhí)行File菜單的Open Project的操作，選擇Sinout模型所在的目錄，打開DSP Builder為Quartus II建立的設計項目Sinout，并在項目中打開VHDL頂層設計文件sinout.vhd；2） 指定器件的具體型號，編譯頂層設計文件sinout.vhd；3） 執(zhí)行Processing菜單的Start Sim

41、ulation命令，啟動時序仿真。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第五步：利用QuartusII進行時序仿真FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術完成第五步：利用QuartusII進行時序仿真進行第六步硬件實現(xiàn)與測試FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術正弦發(fā)生器模塊設計實例第六步：硬件實現(xiàn)與測試1）根據(jù)硬件電路的具體接口方式，如DA芯片，修改生成的VHDL文件，添加相應的引腳，編譯，仿真。2）FPG

42、A芯片引腳的鎖定，編譯3）編程下載：利用QuartusII編程工具FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術完成第六步：硬件實現(xiàn)與測試 至此，經(jīng)過六步操作，已經(jīng)利用DSP Builder完整地實現(xiàn)了正弦發(fā)生器模塊的設計。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介基于DSP Builder的DSP模塊開發(fā)流程正弦發(fā)生器模塊設計實例DSP Builder層次性設計層次性設計FIR數(shù)字濾波器設計實例層次性設計方法FDATool使用利

43、用MegaCore的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術DSP Builder層次性設計DSP Builder層次性設計主要用于搭建復雜的DSP系統(tǒng)，方便系統(tǒng)的設計與調(diào)試。DSP Builder層次性設計的方法：利用DSP Builder軟件工具，將設計好的DSP模型生成子系統(tǒng)（Subsystem），將子系統(tǒng)與其他模塊互聯(lián)構成更大的系統(tǒng)。子系統(tǒng)可以被任意復制到其他模型文件中，雙擊子系統(tǒng)圖標即可打開子系統(tǒng)源文件，子系統(tǒng)中還可以包含子系統(tǒng)。FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MA

44、TLAB/DSP Builder軟件DSP Builder簡介基于DSP Builder的DSP模塊開發(fā)流程正弦發(fā)生器模塊設計實例DSP Builder層次性設計FIR數(shù)字濾波器設計實例數(shù)字濾波器設計實例層次性設計方法FDATool使用利用MegaCore的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例1）FIR 濾波器原理FIR濾波器：Finite Impulse Response，有限沖激響應N-1階FIR濾波器的系統(tǒng)函數(shù)為其差分方程表達式為3個延遲單元、4個乘法器、3個加法器（一個4輸入加法器）FPGA-CPL

45、D原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用層次性設計的16階FIR濾波器設計2-1）設計一個h(0)為0的4階濾波器考慮到浮點運算在FPGA實現(xiàn)的復雜性，采用定點運算，并省去小數(shù)定標，采用整數(shù)運算實現(xiàn)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用層次性設計的16階FIR濾波器設計2-1）設計一個h(0)為0的4階濾波器FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用

46、層次性設計的16階FIR濾波器設計2-2）將設計的h(0)為0的4階濾波器生成子系統(tǒng)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用層次性設計的16階FIR濾波器設計2-3）利用4階濾波器子系統(tǒng)搭建16階FIR濾波器FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用層次性設計的16階FIR濾波器設計2-4）利用FDATool進行濾波器系數(shù)的設計啟動FDATool：在MATLAB的命令窗口中輸入fdatool回車即可 啟動，進入濾波器設計界

47、面FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術參數(shù)設置完畢，點擊濾波器設計按鈕FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool的濾波器性能分析FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool的濾波器性能分析FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool生成濾波器

48、系數(shù)：Analysis-Filter Coefficients點擊量化參數(shù)按鈕FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool生成濾波器系數(shù)選擇定點計算FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool生成濾波器系數(shù)FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術利用FDATool生成濾波器系數(shù)量化誤差分析設置輸入、輸出參數(shù)量化誤差分析FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)

49、技術利用FDATool生成濾波器系數(shù)導出濾器系數(shù)，并轉(zhuǎn)化成整數(shù)點擊file菜單的exportFPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術FIR 數(shù)字濾波器設計實例2）采用層次性設計的16階FIR濾波器設計2-5）將利用FDATool設計的濾波器系數(shù)代入到設計的模型文件中，使用SignalCompiler將模型文件轉(zhuǎn)換成VHDL文件，編譯、下載，就完成了16階FIR數(shù)字濾波器的設計FPGA-CPLD原理及應用 第7章 基于FPGA的DSP開發(fā)設計基于FPGA的DSP開發(fā)技術MATLAB/DSP Builder軟件DSP Builder簡介基于DSP Builder的DS