火智英組成原理課設(shè)

1、東北大學(xué)秦皇島分校計(jì)算機(jī)與通信工程學(xué)院計(jì)算機(jī)組成原理課程設(shè)計(jì)設(shè)計(jì)題目：指令系統(tǒng)及ALU設(shè)計(jì)專(zhuān)業(yè)名稱(chēng)計(jì)算機(jī)科學(xué)與計(jì)算班級(jí)學(xué)號(hào)2123334學(xué)生姓名火智英 指導(dǎo)教師王和興設(shè)計(jì)時(shí)間2014.12.222015.1.2課程設(shè)計(jì)任務(wù)書(shū)專(zhuān)業(yè)：計(jì)算機(jī)科學(xué)與技術(shù) 學(xué)號(hào)：2123334 學(xué)生姓名： 設(shè)計(jì)題目：指令系統(tǒng)及ALU設(shè)計(jì)一、設(shè)計(jì)實(shí)驗(yàn)條件808綜合實(shí)驗(yàn)室硬件：PC機(jī)軟件：Xilinx ISE ModelSim 編程語(yǔ)言：VHDL二、設(shè)計(jì)任務(wù)及要求 1、 13號(hào)指令；2、 16號(hào)指令；3、 48號(hào)指令；4、 斷點(diǎn)方式下的微地址修改邏輯電路，實(shí)現(xiàn)“取指后，獲取13、16、48號(hào)指令的微程序入口地址”；5、 用

2、四位半加器實(shí)現(xiàn)四位全加器；三、設(shè)計(jì)報(bào)告的內(nèi)容3.1設(shè)計(jì)題目與設(shè)計(jì)任務(wù)（設(shè)計(jì)任務(wù)書(shū)）題目：指令系統(tǒng)及ALU設(shè)計(jì)3.1.1 13，16號(hào)，48號(hào)指令設(shè)計(jì)；3.1.2 斷點(diǎn)方式下的微地址修改邏輯電路，實(shí)現(xiàn)“取指后，獲取13、16、48號(hào)指令的微程序入口地址”；3.1.3 用四位半加器實(shí)現(xiàn)四位全加器3.2前言（緒論）融會(huì)貫通計(jì)算機(jī)組成原理課程的內(nèi)容，通過(guò)知識(shí)的綜合運(yùn)用，加深對(duì)計(jì)算機(jī)系統(tǒng)各個(gè)模塊的工作原理及相互聯(lián)系的認(rèn)識(shí)；學(xué)習(xí)運(yùn)用VHDL進(jìn)行FPGA/CPLD設(shè)計(jì)的基本步驟和方法，熟悉EDA的設(shè)計(jì)、模擬調(diào)試工具的使用，體會(huì)FPGA/CPLD技術(shù)相對(duì)于傳統(tǒng)開(kāi)發(fā)技術(shù)的優(yōu)點(diǎn)；培養(yǎng)科學(xué)研究的獨(dú)立工作能力，取得工

3、程設(shè)計(jì)與組裝調(diào)試的實(shí)踐經(jīng)驗(yàn)。3.3設(shè)計(jì)主體3.3.1指令系統(tǒng)設(shè)計(jì)：第13號(hào)指令：助記符：SUB A，R？ 格式：操作碼和地址碼 操作碼：SUB 功能：從累加器A中減去寄存器R?的值 尋址方式：寄存器直接尋址 第16號(hào)指令：助記符：SUB A, II 格式：操作碼和地址碼 操作碼：SUB 地址碼：A, II 功能：從累加器A中減去立即數(shù)II加入累加器A中 尋址方式：立即數(shù)尋址第48號(hào)指令：助記符：CALL EM 格式：操作碼和地址碼 操作碼：CALL 地址碼：EM 功能：調(diào)用EM地址的子程序 尋址方式：直接尋址3.3.2模型機(jī)硬件設(shè)計(jì)： 題目：斷點(diǎn)方式下的微地址修改邏輯電路，實(shí)現(xiàn)“取指后，獲取1

4、3、16、48號(hào)指令的微程序入口地址”3.3.3其它設(shè)計(jì)： 題目：用四位半加器實(shí)現(xiàn)四位全加器4系統(tǒng)設(shè)計(jì)4.1模型機(jī)邏輯框圖圖4.1整機(jī)邏輯框圖圖4.2 芯片引腳邏輯框圖圖4.4 CPU邏輯框圖4.2指令系統(tǒng)設(shè)計(jì)第13號(hào)指令：SUB A，R？ 指令類(lèi)型：算術(shù)運(yùn)算指令第16號(hào)指令：SUB A,II 指令類(lèi)型：算術(shù)運(yùn)算指令第48號(hào)指令：CALL EM 指令類(lèi)型：程序跳轉(zhuǎn)指令 4.3微操作控制信號(hào)1、XRD ：外部設(shè)備讀信號(hào)，當(dāng)給出了外設(shè)的地址后，輸出此信號(hào)，從指定外設(shè)讀數(shù)據(jù)。2、EMWR：程序存儲(chǔ)器EM寫(xiě)信號(hào)。3、EMRD：程序存儲(chǔ)器EM讀信號(hào)。4、PCOE：將程序計(jì)數(shù)器PC的值送到地址總線ABUS

5、上(MAR)。5、EMEN：將程序存儲(chǔ)器EM與數(shù)據(jù)總線DBUS接通，由EMWR和EMRD 決是將DBUS數(shù)據(jù)寫(xiě)到EM中，還是從EM讀出數(shù)據(jù)送到DBUS。6、IREN：將程序存儲(chǔ)器EM讀出的數(shù)據(jù)打入指令寄存器IR。7、EINT：中斷返回時(shí)清除中斷響應(yīng)和中斷請(qǐng)求標(biāo)志，便于下次中斷。8、ELP：PC打入允許，與指令寄存器IR3、IR2位結(jié)合，控制程序跳轉(zhuǎn)。9、FSTC：進(jìn)位置1，CY=110、FCLC：進(jìn)位置0，CY=011、MAREN：將地址總線ABUS上的地址打入地址寄存器MAR。12、MAROE：將地址寄存器MAR的值送到地址總線ABUS上。13、OUTEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)送到輸出端

6、口寄存器OUT里。14、STEN：將數(shù)據(jù)總線DBUS上數(shù)據(jù)存入堆棧寄存器ST中。15、RRD：讀寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。16、RWR：寫(xiě)寄存器組R0-R3，寄存器R?的選擇由指令的最低兩位決定。17、CN：決定運(yùn)算器是否帶進(jìn)位移位，CN=1帶進(jìn)位，CN=0不帶進(jìn)位。18、FEN：將標(biāo)志位存入ALU內(nèi)部的標(biāo)志寄存器。19、WEN：將數(shù)據(jù)總線DBUS的值打入工作寄存器W中。20、AEN：將數(shù)據(jù)總線DBUS的值打入累加器A中。21-23: X2 X0 ： X2、X1、X0三位組合來(lái)譯碼選擇將數(shù)據(jù)送到DBUS上的寄存器。 24-26: S2 S0 ： S2、S1、S0

7、三位組合決定ALU做何種運(yùn)算。4.4指令執(zhí)行流程表表1 指令流程表編號(hào)助記符功能機(jī)器碼周期總數(shù)CT節(jié)拍數(shù)微操作控制信號(hào)涉及的硬件13SUB A,R?從累加器A中減去寄存器R？的值001100xx100T3R?WRRD RWE WENR, A, W, ALU,FT4ALU(A-W)A AEN16SUB A, #II從累加器A中減去立即數(shù)II加入累加器A中001111 XX101T5PCMARPCOE MARENPC, MAR, EM, W, A,ALU, FT4EMDBUSDBUSW PC+1PCEMRD EMEN WENT3A,WALUF ALUAFEN AEN48CALL EM調(diào)用EM地址的

8、子程序101111XX110T6PCMARPCOE MARENPC,MAR,EM,ABUS, DBUS, W,STT5EMDBUSDBUSWPC+1PCEMRD EMEN WENT4PCDBUSDBUSSTSTEN X()T3WDBUSDBUSPCELP4.5指令流程圖4.5.1 第13條指令 R?WALU(A-W)A 圖5-1第13條指令4.5.2 第16條指令PCMARPCOE MARENT5(101)EMRD EMEN WENT4(100)EMDBUSDBUSW,PC+1=PCWDBUS,DBUS R?S()T3(011) 圖5-2 第16條指令4.5.3 第48條指令PCMARPCOE

9、 MARENT6(110)EMDBUSDBUSW EMRD EMEN WENT5(101)WPCELP T4(100)01)PCOE MARENT3(011)PCMAR 圖5-3第48條指令5模型機(jī)硬件功能實(shí)現(xiàn)5.1邏輯電路符號(hào)表示：5.2仿真測(cè)試： 仿真過(guò)程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵(lì)文件.tbw：選Test Bench Waveform，并輸入文件名l 初始化時(shí)鐘周期及相關(guān)參數(shù)finashl 右側(cè)會(huì)出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤(pán)l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口

10、會(huì)自動(dòng)出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會(huì)自動(dòng)調(diào)用“Modelsim ”進(jìn)行仿真，觀察波形窗口，觀察是否正確波形圖： 5.3 VHDL描述如下：- Company: - Engineer: - - Create Date: 19:13:28 01/04/2014 - Design Name: - Module Name: a - Behavioral - Project Name: - Target Devices: - Tool versions: - Description: - Depend

11、encies: - Revision: - Revision 0.01 - File Created- Additional Comments: -library IEEE;use IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;entity p5 is Port ( A : in STD_LOGIC_VECTOR( 2 DOWNTO 0); P : in STD_LOGIC_VECTOR( 1 DOWNTO 0); uAR : out STD_LOGIC_VECTOR( 2 DOWNTO 0);end p5;architectu

12、re Behavioral of p5 isbegin PROCESS(A,P) BEGIN IF P( 1 DOWNTO 0) ="00" THEN uAR( 2 DOWNTO 0) <= A( 2 DOWNTO 0) + '1' ; ELSE uAR( 2 DOWNTO 1) <= A( 2 DOWNTO 1) + P( 1 DOWNTO 0) ; uAR(0) <= A(0); END IF; END PROCESS;end Behavioral;6全加器實(shí)現(xiàn)6.1邏輯電路符號(hào)表示：6.1.1.半加器： 6.1.2全加器：6.2仿真測(cè)

13、試：6.2.1仿真過(guò)程如下：l 在sources窗口處右擊，加入新的源文件l 創(chuàng)建波形仿真激勵(lì)文件.tbw：選Test Bench Waveform，并輸入文件名YUMIAOl 初始化時(shí)鐘周期及相關(guān)參數(shù)finashl 右側(cè)會(huì)出現(xiàn) .tbw文件窗口，設(shè)置輸入引腳的值，存盤(pán)l 左側(cè)sources窗口選擇“behavioral simulation”,下面processes窗口會(huì)自動(dòng)出現(xiàn)"Modelsim Simulator"l 雙擊其中的“Simulate behavioral model”會(huì)自動(dòng)調(diào)用“Modelsim ”進(jìn)行仿 真，觀察波形窗口，觀察是否正確波形分析圖： 6.

14、3 VDHLM描述如下：-6.3.1半加器 library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library declaration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity xu1 is Port ( A : in STD_L

15、OGIC; B : in STD_LOGIC; S : out STD_LOGIC; co : out STD_LOGIC);end xu1;architecture Behavioral of xu1 isbeginS<=A xor B;co<=A and B;end Behavioral;6.3.2全加器：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;- Uncomment the following library de

16、claration if instantiating- any Xilinx primitives in this code.-library UNISIM;-use UNISIM.VComponents.all;entity xu1 is Port ( A : in STD_LOGIC; B : in STD_LOGIC; S : out STD_LOGIC; ci : in STD_LOGIC; co : out STD_LOGIC);end xu1;architecture Behavioral of xu1 isbeginS<=(ci and (A xor B);co<=(

17、A and B) and ci) or (A and B);end Behavioral;7 心得體會(huì) 通過(guò)這次課設(shè)，對(duì)上課所學(xué)的知識(shí)有了進(jìn)一步的認(rèn)識(shí)，對(duì)計(jì)算機(jī)硬件也有了更清晰的了解，尤其是CPU的內(nèi)部結(jié)構(gòu)。在實(shí)驗(yàn)之前對(duì)于XILINX ISE和Modelsim SE這兩個(gè)軟件一點(diǎn)也不了解，所以對(duì)軟件的研究也耗費(fèi)了很多精力。在組員的共同合作下，完成了此次課設(shè)，雖然中間出現(xiàn)了很多問(wèn)題，通過(guò)向其他同學(xué)請(qǐng)教和查找資料，最終都得到很好地解決。短短的幾天，學(xué)到很多很充實(shí)，實(shí)驗(yàn)中，仿真波形一直會(huì)有無(wú)效出現(xiàn)，大家也嘗試在自己的電腦上裝軟件，最終得到解決。通過(guò)這次團(tuán)隊(duì)合作，深刻的感覺(jué)到，凝聚起來(lái)的智慧的力量是無(wú)

18、窮的，從無(wú)到有，從入門(mén)到熟料掌握，也體會(huì)到了實(shí)踐的重要性。此次課程設(shè)計(jì)遇到了好多問(wèn)題，特別是軟件的安裝和使用問(wèn)題，仿真軟件ModelSim安裝好后老是打不開(kāi)，裝了好多次都不行，經(jīng)過(guò)不斷地查找資料終于找到是因?yàn)閘icense.dat文件設(shè)置的錯(cuò)誤；還有就是Xilinx ISE軟件沒(méi)法調(diào)用仿真軟件ModelSim進(jìn)行仿真，解決的辦法是因?yàn)樾陆ㄎ募r(shí)沒(méi)有選用用ModelSim軟件仿真選項(xiàng)；還有就是建好測(cè)試波形進(jìn)行測(cè)試時(shí)，Process中沒(méi)有ModelSim Simulator選項(xiàng)，本以為是軟件的錯(cuò)誤就有進(jìn)行了安裝，可是還是這個(gè)樣子，后來(lái)不經(jīng)意點(diǎn)了一下Sources中的那個(gè)波形文件，ModelSim Simulator選項(xiàng)就出來(lái)了。還有就是進(jìn)行測(cè)試時(shí)要選擇合適的波形文件然后調(diào)用仿真軟件進(jìn)行仿真，否則得到的波形圖是紅線，就是錯(cuò)誤的。8