集成電路器件工藝課件

1、第四章第四章 集成電路器件工藝集成電路器件工藝4.1 雙極型集成電路的基本制造工藝4.2 MESFET和HEMT工藝4.3 MOS工藝和相關(guān)的VLSI工藝4.4 BiCMOS工藝第四章第四章 集成電路器件工藝集成電路器件工藝IC材材料料、工工藝藝、器器件件和和電電路路材材料料工工藝藝器器件件電電路路形形式式電電路路規(guī)規(guī)模模Si-BipolarD, BJT, R, C, LTTL, ECL,CMLLSINMOSD, NMOS, R, CNMOS, SCFLVLSICMOSD, P/N-MOS, R, CCMOS, SCFLULSI, GSIBiCMOSD, BJT, P/N-MOS, R, CE

2、CL, CMOSVLSI,ULSISilicon硅硅Si/GeD, HBT/HEMTECL/SCFLLSIMESFETD, MESFET, R, C, LSCFLLSI, VLSIHEMTD, E/D-HEMT, R, C, LSCFLLSI, VLSIGaAs砷砷化化鎵鎵HBTD, HBT, R, C, LECL, CMLMSI, LSIHEMTD, HEMT, R, C, LSCFL, CMLMSIInP磷磷化化銦銦HBTD, HBT, R, C, LECL, CMLMSI表 4.1圖4.1 幾種IC工藝速度功耗區(qū)位圖4.1 雙極型集成電路的基本制造工藝雙極型集成電路的基本制造工藝4.2

3、MESFET和HEMT工藝4.3 MOS工藝和相關(guān)的VLSI工藝4.4 BiCMOS工藝4.1.1雙極性硅工藝雙極性硅工藝 n 早期的雙極性硅工藝：NPN三極管p+p+n+n-pn+n+p-SiO2BECBuried Layer Metalpn-Isolationpn-Isolation圖4.2123n 先進(jìn)的雙極性硅工藝：NPN三極管圖4.21.425678nGaAs基同質(zhì)結(jié)同質(zhì)結(jié)雙極性晶體管并不具有令人滿意的性能4.1.2HBT工藝工藝LmLswogRIV AlGaAs /GaAs基異質(zhì)結(jié)異質(zhì)結(jié)雙極性晶體管(a) (b)圖4.3 GaAs HBT的剖面圖(a)和能帶結(jié)構(gòu)(b)nGaAs 基

4、 HBTnInP 基 HBTnSi/SiGe的HBT4.2 MESFET和和HEMT工藝工藝 n GaAs工藝：工藝：MESFET圖4.4 GaAs MESFET的基本器件結(jié)構(gòu)n引言歐姆歐姆歐姆歐姆肖特基肖特基金鍺合金金鍺合金MESFETn增強(qiáng)型和耗盡型n減小柵長(zhǎng)n提高導(dǎo)電能力n GaAs工藝：工藝：HEMT圖4.5 簡(jiǎn)單簡(jiǎn)單HEMT的層結(jié)構(gòu)n 柵長(zhǎng)的減小大量的可高速遷移的電子大量的可高速遷移的電子n GaAs工藝：HEMT工藝的三明治結(jié)構(gòu)圖4.6 DPD-QW-HEMT的層結(jié)構(gòu)Main Parameters of the 0.3 mm Gate Length HEMTsHEMT-TypePa

5、rametersE-HEMTD-HEMTVth0.5 V-0.7 VIdsmax200 mA/mm(Vgs = 0.8 V)180 mA/mm(Vgs = 0 V)Gm500 mS/mm400 mS/mmRs0.6 Wmm0.6 Wmm f T45 GHz40 GHz表 4.2 : 0.3 mm 柵長(zhǎng)HEMT的典型參數(shù)值不同材料系統(tǒng)的研究nGaAsnInPnSiGe與Si三極管相比，MESFET和HEMT的缺點(diǎn)為: n跨導(dǎo)相對(duì)低; n閾值電壓較敏感于有源層的垂直尺寸形狀和摻雜程度；n驅(qū)動(dòng)電流小 n閾值電壓變化大：由于跨導(dǎo)大，在整個(gè)晶圓上，BJT的閾值電壓變化只有幾毫伏，而MESFET，HEMT

6、由于跨導(dǎo)小，要高十倍多。 4.3 MOS工藝和相關(guān)的工藝和相關(guān)的VLSI工藝工藝圖4.7 MOS工藝的分類認(rèn)識(shí)MOSFETGateDrainSourcen+n+LeffLDrawnLDp-substrateSGDPolyOxideWn+n+線寬(Linewidth), 特征尺寸(Feature Size)指什么？MOS工藝的特征尺寸(Feature Size)n特征尺寸: 最小線寬最小柵長(zhǎng)圖 4.84.3.1 PMOS工藝工藝早期的鋁柵工藝早期的鋁柵工藝n1970年前，標(biāo)準(zhǔn)的MOS工藝是鋁柵P溝道。圖 4.9鋁柵鋁柵PMOS工藝特點(diǎn)：工藝特點(diǎn)：l鋁柵，柵長(zhǎng)為20mm。lN型襯底，p溝道。l氧化

7、層厚1500。l電源電壓為-12V。l速度低，最小門延遲約為80100ns。l集成度低，只能制作寄存器等中規(guī)模集成電路。Al柵MOS工藝缺點(diǎn) 制造源、漏極與制造柵極采用兩次掩膜步驟不容易對(duì)齊。這好比彩色印刷中，各種顏色套印一樣，不容易對(duì)齊。若對(duì)不齊，彩色圖象就很難看。在MOS工藝中，不對(duì)齊的問題，不是圖案難看的問題，也不僅僅是所構(gòu)造的晶體管尺寸有誤差、參數(shù)有誤差的問題，而是可能引起溝道中斷，無法形成溝道，無法做好晶體管的問題。Al柵MOS工藝的柵極位錯(cuò)問題圖 4.10鋁柵重疊設(shè)計(jì)鋁柵重疊設(shè)計(jì)n柵極做得長(zhǎng)，同S、D重疊一部分圖 4.11鋁柵重疊設(shè)計(jì)的缺點(diǎn)鋁柵重疊設(shè)計(jì)的缺點(diǎn)l CGS、CGD都增大

8、了。l 加長(zhǎng)了柵極，增大了管子尺寸，集成度降低?？朔嗀l柵MOS工藝缺點(diǎn)的根本方法 將兩次MASK步驟合為一次。讓D，S和G三個(gè)區(qū)域一次成形。這種方法被稱為自對(duì)準(zhǔn)技術(shù)。自對(duì)準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝自對(duì)準(zhǔn)技術(shù)與標(biāo)準(zhǔn)硅工藝1970年，出現(xiàn)了硅柵工藝(采用了自對(duì)準(zhǔn)技術(shù)）。多晶硅Polysilicon，原是絕緣體原是絕緣體，經(jīng)過重?cái)U(kuò)散，增加了載流子，可以變?yōu)閷?dǎo)體可以變?yōu)閷?dǎo)體，用作電極和電極引線。在硅柵工藝中，S，D，G是一次掩膜步驟形成的。先利用光阻膠保護(hù)，刻出柵極，再以多晶硅為掩膜，刻出S，D區(qū)域。那時(shí)的多晶硅還是絕緣體，或非良導(dǎo)體。經(jīng)過擴(kuò)散，雜質(zhì)不僅進(jìn)入硅中，形成了S和D，還進(jìn)入多晶硅，使它成為導(dǎo)電的柵

9、極和柵極引線。標(biāo)準(zhǔn)硅柵標(biāo)準(zhǔn)硅柵PMOS工藝工藝圖 4.12硅柵工藝的優(yōu)點(diǎn)：硅柵工藝的優(yōu)點(diǎn)：l 自對(duì)準(zhǔn)自對(duì)準(zhǔn)的，它無需重疊設(shè)計(jì)，減小了電容，提高了速度。l 無需重疊設(shè)計(jì)，減小了柵極尺寸，漏、源極尺寸也可以減小，即減小了晶體管尺寸，提高了速度，增加了集成度。l增加了電路的可靠性。4.3.2NMOS工藝工藝 由于電子的遷移率me大于空穴的遷移率mh，即有me2.5mh, 因而，N溝道FET的速度將比P溝道FET快2.5倍。那么，為什么MOS發(fā)展早期不用NMOS工藝做集成電路呢？問題是NMOS工藝遇到了難關(guān)。所以, 直到1972年突破了那些難關(guān)以后, MOS工藝才進(jìn)入了NMOS時(shí)代。了解了解NMOS工

10、藝的意義工藝的意義目前CMOS工藝已在VLSI設(shè)計(jì)中占有壓倒一切的優(yōu)勢(shì). 但了解NMOS工藝仍具有幾方面的意義:l CMOS工藝是在PMOS和NMOS工藝的基礎(chǔ)上發(fā)展起來的.l 從NMOS工藝開始討論對(duì)于學(xué)習(xí)CMOS工藝起到循序漸進(jìn)的作用.l NMOS電路技術(shù)和設(shè)計(jì)方法可以相當(dāng)方便地移植到CMOS VLSI的設(shè)計(jì).l GaAs邏輯電路的形式和眾多電路的設(shè)計(jì)方法與NMOS工藝基本相同.增強(qiáng)型和耗盡性增強(qiáng)型和耗盡性MOSFET (Enhancement mode and depletion mode MOSFET)FET（Field Effect Transisitor）n按襯底材料區(qū)分有Si,

11、GaAs, InPn按場(chǎng)形成結(jié)構(gòu)區(qū)分有J/MOS/MESn按載流子類型區(qū)分有P/Nn按溝道形成方式區(qū)分有E/DE-/D-NMOS和E-PMOS的電路符號(hào)NMOSEnhancementPMOSEnhancementNMOSDepletion圖 4.13E-NMOS的結(jié)構(gòu)示意圖(增強(qiáng)型VD=0V, Vgs=Vsb=0V)圖4.14 E-NMOS的結(jié)構(gòu)示意圖D-NMOS的結(jié)構(gòu)示意圖(耗盡型 VD=0V, Vgs=Vsb=0V)圖4.14 D-NMOS的結(jié)構(gòu)示意圖E-PMOS的結(jié)構(gòu)示意圖 (增強(qiáng)型 VD=0V, Vgs=Vsb=0V)圖4.14 E-PMOS的結(jié)構(gòu)示意圖n工作原理：在柵極電壓作用下，漏

12、區(qū)和源區(qū)之間形成導(dǎo)電溝道。這樣，在漏極電壓作用下，源區(qū)電子沿導(dǎo)電溝道行進(jìn)到漏區(qū)，產(chǎn)生自漏極流向源極的電流。改變柵極電壓，控制導(dǎo)電溝道的導(dǎo)電能力，使漏極電流發(fā)生變化。E-NMOS工作原理圖工作原理圖E-NMOS工作原理圖工作原理圖VgsVt，Vds=0VVgsVt，VdsVt，VdsVgs-Vt圖4.15 不同電壓情況下E-NMOS的溝道變化NMOS工藝流程工藝流程圖4.16 NMOS工藝的基本流程表表4.3 NMOS的掩膜和典型工藝流程的掩膜和典型工藝流程Mask確定對(duì)象工藝流程出發(fā)點(diǎn)P型摻雜硅晶圓(=75-200mm)， 生長(zhǎng)1mm厚氧化層, 涂感光膠 (Photoresist)1有源區(qū)紫外

13、曝光使透光處光膠聚合, 去除未聚合處(有源區(qū))光膠, 刻蝕(eching)氧化層, 薄氧化層(thinox)形成, 沉淀多晶硅層, 涂感光膠2離子注入?yún)^(qū)曝光, 除未聚合光膠, 耗盡型 NMOS 有源區(qū)離子注入,沉淀多晶硅層, 涂感光膠3多晶硅線條圖形曝光, 除未聚合光膠, 多晶硅刻蝕, 去除無多晶硅覆蓋的薄氧化層，以多晶硅為掩膜進(jìn)行 n 擴(kuò)散，漏源區(qū)相對(duì)于柵結(jié)構(gòu)自對(duì)準(zhǔn)，再生長(zhǎng)厚氧化層, 涂感光膠4接觸孔窗口(Contacts cut)曝光, 除未聚合光膠, 接觸孔刻蝕, 淀積金屬層, 涂感光膠5金屬層線條圖形曝光, 除未聚合光膠, 金屬層刻蝕, 鈍化玻璃層形成,涂感光膠6焊盤窗口(Bondin

14、g pads)曝光, 除未聚合光膠, 鈍化玻璃層刻蝕圖4.17 NMOS反相器電路圖和芯片剖面示意圖SDDS4.3.3 CMOS工藝工藝n進(jìn)入80年代以來，CMOS IC以其近乎零的靜態(tài)功耗而顯示出優(yōu)于NMOS，而更適于制造VLSI電路，加上工藝技術(shù)的發(fā)展，致使CMOS技術(shù)成為當(dāng)前VLSI電路中應(yīng)用最廣泛的技術(shù)。nCMOS工藝的標(biāo)記特性 阱/金屬層數(shù)/特征尺寸1Poly-, P阱CMOS工藝流程圖4.18典型典型1P2M n阱阱CMOS工藝主要步驟工藝主要步驟形成 n 阱區(qū)確定 nMOS 和 pMOS 有源區(qū)場(chǎng)和柵氧化（thinox）形成多晶硅并刻蝕成圖案p+擴(kuò)散n+擴(kuò)散刻蝕接觸孔沉積第一金屬

15、層并刻蝕成圖案沉積第二金屬層并刻蝕成圖案形成鈍化玻璃并刻蝕焊盤圖4.18 P阱CMOS芯片剖面示意圖圖4.19 N阱CMOS芯片剖面示意圖圖4.20 雙阱CMOS工藝（1） （2）（3） （4）P阱注入阱注入N阱注入阱注入襯底準(zhǔn)備襯底準(zhǔn)備光刻光刻P阱阱去光刻膠去光刻膠,生長(zhǎng)生長(zhǎng)SiO2（5） （6）（7） （8）生長(zhǎng)生長(zhǎng)Si3N4有源區(qū)有源區(qū)場(chǎng)區(qū)注入場(chǎng)區(qū)注入形成厚氧形成厚氧多晶硅淀積多晶硅淀積（9） （10）（11） （12）N+注入注入P+注入注入表面生長(zhǎng)表面生長(zhǎng)SiO2薄膜薄膜接觸孔光刻接觸孔光刻（13）淀積鋁形成鋁連線淀積鋁形成鋁連線nCMOS的主要優(yōu)點(diǎn)是集成密度高而功耗低，工作頻率隨著

16、工藝技術(shù)的改進(jìn)已接近TTL電路，但驅(qū)動(dòng)能力尚不如雙極型器件，所以近來又出現(xiàn)了在IC內(nèi)部邏輯部分采用CMOS技術(shù)，而I/O緩沖及驅(qū)動(dòng)部分使用雙極型技術(shù)的一種稱為BiCMOS的工藝技術(shù)。4.4 BiCMOS工藝工藝 BiCMOS工藝技術(shù)大致可以分為兩類：分別是以以CMOS工藝為基礎(chǔ)工藝為基礎(chǔ)的BiCMOS工藝和以雙極工以雙極工藝為基礎(chǔ)藝為基礎(chǔ)的BiCMOS工藝。一般來說，以CMOS工藝為基礎(chǔ)的BiCMOS工藝對(duì)保證CMOS器件的性能比較有利，同樣以雙極工藝為基礎(chǔ)的BiCMOS工藝對(duì)提高保證雙極器件的性能有利。影響B(tài)iCMOS器件性能的主要部分是雙極部分，因此以雙極工藝為基礎(chǔ)的BiCMOS工藝用的較多。 BiCMOS工藝下NPN晶體管的俯視圖和剖面圖A. 以以P阱阱CMOS工藝為基礎(chǔ)工藝為基礎(chǔ)的的BiCMOS工藝工藝 圖4.21 P阱CMOS-NPN結(jié)構(gòu)剖面圖 缺點(diǎn): 基區(qū)厚度太, 使得電流增益變小B. 以以N阱阱CMOS工藝為基礎(chǔ)工藝為基礎(chǔ)的的BiCMOS工藝工藝 圖4.22 N阱C