EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)new

1、僅供個(gè)人參考EDA 技術(shù)實(shí)驗(yàn)指導(dǎo)書(shū)電路教研組2007.8不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)一利用原理圖輸入法設(shè)計(jì)4 位全加器一、實(shí)驗(yàn)?zāi)康模赫莆绽迷韴D輸入法設(shè)計(jì)簡(jiǎn)單組合電路的方法，掌握MAX+plusII的層次化設(shè)計(jì)方法。通過(guò)一個(gè) 4 位全加器的設(shè)計(jì)，熟悉用EDA軟件進(jìn)行電路設(shè)計(jì)的詳細(xì)流程。二、實(shí)驗(yàn)原理：一個(gè) 4 位全加器可以由 4 個(gè)一位全加器構(gòu)成，全加器的進(jìn)位以串行方式實(shí)現(xiàn)，即將低位加法器的進(jìn)位輸出cout 與相鄰的高位加法器的低位進(jìn)位輸入信號(hào)cin 相接。1 位全加器 f-adder 由 2個(gè)半加器 h-adder 和一個(gè)或門按照下列電路來(lái)實(shí)現(xiàn)。ainh_adder1coutACOh_a

2、dderbinBSOACOcinBSOsum半加器 h-adder 由與門、同或門和非門構(gòu)成。&COAB1SO&四位加法器由 4 個(gè)全加器構(gòu)成A 1B1A2B2A 3B3A 4B4f-adderf-adderf-adderf-adderainainainainbin coutbin coutbin coutbin cout COCIcin sumcin sumcin sumcin sumS1234SSS三、實(shí)驗(yàn)內(nèi)容：1.熟悉 QuartusII軟件界面 , 掌握利用原理圖進(jìn)行電路模塊設(shè)計(jì)的方法。不得用于商業(yè)用途僅供個(gè)人參考工 程 工資 源 管作區(qū)理區(qū)編 譯 狀態(tài) 顯 示區(qū)信息顯

3、示窗QuartusII設(shè)計(jì)流程見(jiàn)教材第五章:QuartusII應(yīng)用向?qū)А?. 設(shè)計(jì) 1 位全加器原理圖（1）生成一個(gè)新的圖形文件（file->new->graphic editor）（2）按照給定的原理圖輸入邏輯門(symbol >enter symbol)（3）根據(jù)原理圖連接所有邏輯門的端口，并添加輸入/ 輸出端口（4）為管腳和節(jié)點(diǎn)命名：在管腳上的PIN_NAME處雙擊鼠標(biāo)左鍵，然后輸入名字；選中需命名的線，然后輸入名字。（5）創(chuàng)建缺?。―efault）符號(hào)：在 File菜單中選擇Create Symbol Files for Current File項(xiàng)，即可創(chuàng)建一個(gè)設(shè)計(jì)的

4、符號(hào)，該符號(hào)可被高層設(shè)計(jì)調(diào)用。3. 利用層次化原理圖方法設(shè)計(jì)4 位全加器（1）生成新的空白原理圖，作為4 位全加器設(shè)計(jì)輸入（2）利用已經(jīng)生成的1 位全加器的缺省符號(hào)作為電路單元，設(shè)計(jì)4 位全加器的原理圖.4. 新建波形文件（file->new->Other Files->Vector Waveform File），保存后進(jìn)行仿真（Processing->StartSimulation），對(duì)4 位全加器進(jìn)行時(shí)序仿真。給出波形圖，并分析仿不得用于商業(yè)用途僅供個(gè)人參考真結(jié)果是否正確。5思考如何在原理圖中輸入一個(gè)總線，并與其他總線連接？不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)二 簡(jiǎn)單組

5、合電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜?QuartusII VHDL文本設(shè)計(jì)流程全過(guò)程。學(xué)習(xí)簡(jiǎn)單組合電路的設(shè)計(jì)、多層次電路設(shè)計(jì)、仿真和硬件測(cè)試。二、實(shí)驗(yàn)原理VHDL 硬件描述語(yǔ)言是一種可以從多個(gè)層次上對(duì)數(shù)字邏輯電路進(jìn)行建模的國(guó)際標(biāo)準(zhǔn)(IEEE), 本次實(shí)驗(yàn)是用VHDL設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字組合邏輯電路，并結(jié)合 QuartusII環(huán)境和實(shí)驗(yàn)電路進(jìn)行硬件測(cè)試。三、實(shí)驗(yàn)內(nèi)容：1） 根據(jù)實(shí)驗(yàn)一中一位全加器的電路原理圖，改用VHDL語(yǔ)言文本輸入方法，設(shè)計(jì)一位全加器，要求采用結(jié)構(gòu)化的描述方法。設(shè)計(jì)完成后， 利用 QuartusII集成環(huán)境進(jìn)行時(shí)序分析、仿真，記錄仿真波形和時(shí)序分析數(shù)據(jù)。2） 用 VHDL語(yǔ)言設(shè)計(jì)一個(gè)四

6、選一數(shù)據(jù)選擇器電路。要求先設(shè)計(jì)一個(gè)二選一數(shù)據(jù)選擇器mux21，然后利用元件例化語(yǔ)句設(shè)計(jì)四選一數(shù)據(jù)選擇器 mux41，同樣請(qǐng)給出時(shí)序分析數(shù)據(jù)和仿真結(jié)果。3）硬件測(cè)試（選用器件EPF10K10Pin84）管腳鎖定：1）一位全加器 aPIO23(I/O19) 30SW1bPIO24(I/O20) 35SW2ciPIO25(I/O21) 36SW3sPIO21(I/O16) 27LED10coPIO19(I/O8) 29LED122) 四選一數(shù)據(jù)選擇器a1 PIO23 30SW1a0 PIO24 35 SW2d3 PIO27 38SW5d2 PIO28 39SW6d1 PIO29 47SW7d0 PI

7、O30 42SW8yout29 LED12四、思考題比較原理圖輸入法和文本輸入法的優(yōu)缺點(diǎn)。不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)結(jié)果：一位全加器的 VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：四選一數(shù)據(jù)選擇器的VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)三 簡(jiǎn)單時(shí)序電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模菏煜?QuartusII的 VHDL文本設(shè)計(jì)過(guò)程，學(xué)習(xí)簡(jiǎn)單時(shí)序電路的設(shè)計(jì)、仿真和硬件測(cè)試。二、實(shí)驗(yàn)原理時(shí)序邏輯電路是現(xiàn)代復(fù)雜數(shù)字電路的重要組成部分，往往占到整個(gè)設(shè)計(jì)的90以上。觸發(fā)器是時(shí)序電路的基本單元，本實(shí)驗(yàn)中將涉及到邊沿觸發(fā)和電平觸發(fā)兩種電路結(jié)構(gòu)，其中邊沿觸發(fā)是實(shí)際電路

8、實(shí)現(xiàn)的主要方式。三、實(shí)驗(yàn)內(nèi)容1） 設(shè)計(jì)一個(gè)上升沿觸發(fā)的D觸發(fā)器輸入： D輸出： Q觸發(fā)時(shí)鐘： CLK2） 設(shè)計(jì)同步 / 異步清零D 觸發(fā)器觸發(fā)器有兩種清零方式： 同步當(dāng)觸發(fā)沿到來(lái)時(shí)，若清零信號(hào)有效， 則實(shí)現(xiàn)清零；異步任何時(shí)候清零信號(hào)一旦有效，觸發(fā)器馬上清零，而不論觸發(fā)沿是否到來(lái)。在以上設(shè)計(jì)的D觸發(fā)器基礎(chǔ)上，加入清零端rst ，分別實(shí)現(xiàn)同步和異步清零方式。3） 設(shè)計(jì)一個(gè)高電平有效的鎖存器輸入： D輸出： Q觸發(fā)： E電平觸發(fā)的鎖存器與沿觸發(fā)的觸發(fā)器不同之處在于當(dāng)觸發(fā)端處于有效電平時(shí)，輸出等于輸出，隨輸入變化；觸發(fā)端無(wú)效時(shí)輸出保持不變。4） 在 QuartusII環(huán)境下對(duì)以上設(shè)計(jì)的模塊進(jìn)行編譯，記

9、錄時(shí)序分析數(shù)據(jù)和仿真波形，并在實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。管腳鎖定：DCLKQPIO23CLK1PIO19304329SW1頻率源（LED1235SW2）四、問(wèn)題1)在本次實(shí)驗(yàn)中你使用的VHDL描述方式是和實(shí)驗(yàn)二中一樣的結(jié)構(gòu)化描述還是行為級(jí)描述？這兩種方式描述的編譯出來(lái)的仿真結(jié)果是否相同？2) 請(qǐng)?jiān)谠囼?yàn)報(bào)告中分析和比較 1）和 3）的仿真和實(shí)測(cè)結(jié)果，說(shuō)明兩者之間的異同點(diǎn)。不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)結(jié)果：上升沿觸發(fā)的 D 觸發(fā)器的 VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：設(shè)計(jì)同步 / 異步清零 D 觸發(fā)器的 VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：高電平有效的鎖存器的VHDL描述：仿真

10、波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)四 設(shè)計(jì)一個(gè)異步清零和同步時(shí)鐘使能的4 位加法計(jì)數(shù)器一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)計(jì)數(shù)器的設(shè)計(jì)、仿真和硬件測(cè)試，進(jìn)一步熟悉VHDL 設(shè)計(jì)技術(shù)。二、實(shí)驗(yàn)原理本試驗(yàn)中所要設(shè)計(jì)的計(jì)數(shù)器，由4 位帶異步清零的加法計(jì)數(shù)器和一個(gè)4 位鎖存器組成。其中， rst 是異步清零信號(hào)，高電平有效；clk 是計(jì)數(shù)時(shí)鐘，同時(shí)也是鎖存信號(hào)；ENA 為計(jì)數(shù)器輸出使能控制。 當(dāng) ENA 為 1時(shí)，加法計(jì)數(shù)器的輸出值加載于鎖存器的數(shù)據(jù)端，；當(dāng) ENA為 0時(shí)鎖存器輸出為高阻態(tài)。當(dāng)計(jì)數(shù)器輸出“1111”時(shí)，進(jìn)位信號(hào)COUT 為“ 1”。三、實(shí)驗(yàn)內(nèi)容1）畫(huà)出該計(jì)數(shù)器的原理框

11、圖。2）用 VHDL 語(yǔ)言完成上述計(jì)數(shù)器的行為級(jí)設(shè)計(jì)。可以采用分層描述的方式，分別設(shè)計(jì)計(jì)數(shù)器和輸出鎖存器模塊，然后將兩個(gè)模塊組合成一個(gè)頂層模塊。注意鎖存器輸出高阻時(shí)的描述的方式。3）用 QuartusII對(duì)上述設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出其所有信號(hào)的仿真波形和時(shí)序分析數(shù)據(jù)。4）通過(guò) QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。引腳鎖定：clk: clk1 43 clk1rst: PIO24 35SW2ena: PIO23 30SW1outy(3)PIO1929LED12outy(2)PIO2028LED11outy(1)PIO2127LED10outy(0)PIO2225

12、LED9coutPIO1223LED72、思考題：如果需要設(shè)計(jì)帶并行預(yù)置初始值的計(jì)數(shù)器，用VHDL應(yīng)如何描述？不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)結(jié)果：計(jì)數(shù)器的原理框圖：計(jì)數(shù)器的 VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)五七段數(shù)碼顯示譯碼器設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí) 7 段數(shù)碼顯示譯碼器設(shè)計(jì)，學(xué)習(xí)VHDL的多層次設(shè)計(jì)方法。二、實(shí)驗(yàn)原理：七段數(shù)碼管由8 個(gè)（ a,b,c,d,e,f,g,dp）按照一定位置排列的發(fā)光二極管構(gòu)成，通常采取共陰極或者共陽(yáng)極的設(shè)計(jì)，將 8 個(gè)二極管的同一極接在一起，通過(guò)分別控制另外的8 個(gè)電極的電平，使二極管導(dǎo)通（發(fā)光）或截止（不發(fā)

13、光）。七段數(shù)碼顯示譯碼器的功能就是根據(jù)需要顯示的字符，輸出能夠控制七段數(shù)碼管顯示出該字符的編碼。三、實(shí)驗(yàn)內(nèi)容：1） 用 VHDL設(shè)計(jì) 7 段數(shù)碼管顯示譯碼電路，并在 VHDL描述的測(cè)試平臺(tái)下對(duì)譯碼器進(jìn)行功能仿真，給出仿真的波形。2） 數(shù)碼管顯示電路設(shè)計(jì)利用以上設(shè)計(jì)的譯碼器模塊，設(shè)計(jì)一個(gè)可以在8 個(gè)數(shù)碼管上同時(shí)顯示字符的電路?？焖佥喠鼽c(diǎn)亮8 個(gè)數(shù)碼管， 這樣就可以實(shí)現(xiàn)同時(shí)顯示8 個(gè)字符的效果 （盡管實(shí)際上同一時(shí)間只有一個(gè)數(shù)碼管被點(diǎn)亮） 。要實(shí)現(xiàn)以上功能，就必須按照一定時(shí)鐘節(jié)拍，輪流使譯碼器輸出所需要字符的編碼；同時(shí)控制數(shù)碼管的公共電極電平，輪流點(diǎn)亮數(shù)碼管 （可以使用上個(gè)實(shí)驗(yàn)設(shè)計(jì)的計(jì)數(shù)器，加實(shí)驗(yàn)板

14、上的74ls138來(lái)實(shí)現(xiàn)）。3） 用 QuartusII對(duì) 2）中的設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出其所有信號(hào)的仿真波形和時(shí)序分析數(shù)據(jù)。4） 通過(guò) QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。管腳鎖定：*clk: clk1 43clk1D(3): PIO30 30 SW1D(2): PIO24 35 SW2D(1): PIO25 36 SW3D(0): PIO26 37 SW4A(6): PIO611 SEG g LED1A(5): PIO510 SEG fA(4): PIO49SEG eA(3): PIO38 SEG dA(2): PIO27SEG cA(1): PIO16

15、SEG b不得用于商業(yè)用途僅供個(gè)人參考A(0): PIO05 SEG a*S(2):80*S(1):79*S(0):78四、思考題：嘗試將 74ls138的功能也用VHDL來(lái)實(shí)現(xiàn)，將所有邏輯功能都集成到FPGA里面。實(shí)驗(yàn)結(jié)果：數(shù)碼管顯示電路的原理框圖：VHDL描述：仿真波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)六數(shù)控分頻器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)數(shù)控分頻器的設(shè)計(jì)和測(cè)試方法。二、實(shí)驗(yàn)原理：數(shù)控分頻器的功能為在不同輸入信號(hào)時(shí)，對(duì)時(shí)鐘信號(hào)進(jìn)行不同的分頻，在輸出端輸出不同頻率的信號(hào)。 該電路可以用具有并行預(yù)置功能的加法計(jì)數(shù)器實(shí)現(xiàn)， 方法是對(duì)應(yīng)不同的輸入信號(hào)，預(yù)置數(shù) （初始計(jì)數(shù)

16、值） 設(shè)定不同的值，計(jì)數(shù)器以此預(yù)置數(shù)為初始狀態(tài)進(jìn)行不同模值的計(jì)數(shù)， 當(dāng)計(jì)數(shù)器的狀態(tài)全為 1 時(shí)，計(jì)數(shù)器輸出溢出信號(hào)。 用計(jì)數(shù)器的溢出信號(hào)作為輸出信號(hào)或輸出信號(hào)的控制值，使輸出信號(hào)的頻率受控于輸入的預(yù)置數(shù)。電路輸出波形圖：三、實(shí)驗(yàn)內(nèi)容：1）根據(jù)實(shí)驗(yàn)原理畫(huà)出電路框圖，并計(jì)算在不同預(yù)置數(shù)時(shí)輸出信號(hào)的頻率與時(shí)鐘頻率的比值。2）編寫(xiě)實(shí)現(xiàn)數(shù)控分頻器的VHDL程序。要求輸出信號(hào)的占空比盡量為50。提示：可以將計(jì)數(shù)器溢出信號(hào)輸出給一個(gè)翻轉(zhuǎn)觸發(fā)器，溢出信號(hào)的邊沿作為觸發(fā)器的觸發(fā)信號(hào)， 觸發(fā)器的輸出就是分頻器的輸出（注意計(jì)數(shù)器初始計(jì)數(shù)值與輸出頻率之間的關(guān)系）。3）用 QuartusII對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，

17、給出仿真波形和時(shí)序分析數(shù)據(jù)。4）通過(guò) QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。輸入不同的 clk 信號(hào)和不同的輸入控制信號(hào)，測(cè)試輸出波形。管腳鎖定：clkclk1 43D(3)PIO2330SW1D(2)PIO2435SW2D(1)Pio2536SW3D(0)PIO2637SW4Fout PIO1929LED12四、思考題：如果需要進(jìn)行奇數(shù)分頻 （如 3 分頻），能否夠保持輸出波形的占空比為 50？如果不能，如何使占空比盡量接近 50；如果可以，應(yīng)如何做？不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)結(jié)果：數(shù)控分頻器的原理框圖：數(shù)控分頻器輸出頻率與輸入時(shí)鐘的關(guān)系：數(shù)控分頻器的VHDL

18、描述：仿真波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)七4位十進(jìn)制頻率計(jì)的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)一個(gè)4 位十進(jìn)制頻率計(jì)，學(xué)習(xí)復(fù)雜數(shù)字系統(tǒng)的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理：根據(jù)頻率的定義和頻率測(cè)量的基本原理，測(cè)定信號(hào)的頻率必須有一個(gè)脈寬為1 秒的脈沖計(jì)數(shù)允許信號(hào)，1 秒計(jì)數(shù)結(jié)束后，計(jì)數(shù)值（即所測(cè)信號(hào)頻率）鎖入鎖存器，并為下一次測(cè)頻作準(zhǔn)備，即將計(jì)數(shù)器清零。三、試驗(yàn)內(nèi)容：1、根據(jù)頻率計(jì)的工作原理，將電路劃分成控制器、計(jì)數(shù)器、鎖存器和 LED顯示幾個(gè)模塊，控制器產(chǎn)生 1 秒脈寬的計(jì)數(shù)允許信號(hào)、鎖存信號(hào)和計(jì)數(shù)器清零信號(hào)計(jì)數(shù)器對(duì)輸入信號(hào)的脈沖數(shù)進(jìn)行累計(jì)鎖存器鎖存測(cè)得的頻率值LED顯示將頻率

19、值顯示在數(shù)碼管上頂層文件框圖如下：DecimalclkcontrollerrstcounterEnaOutputbuffera,b,c,d,e,f,g,dpLEDcontrollerS012、用元件例化語(yǔ)句寫(xiě)出頻率計(jì)的頂層文件。3、用 VHDL硬件描述語(yǔ)言進(jìn)行模塊電路的設(shè)計(jì)。本實(shí)驗(yàn)中不少模塊在之前的實(shí)驗(yàn)中已經(jīng)有所涉及，只需要對(duì)以前的設(shè)計(jì)做部分修改即可用于這次實(shí)驗(yàn)。提示：十進(jìn)制計(jì)數(shù)器輸出的應(yīng)是4 位十進(jìn)制數(shù)的BCD碼，因此輸出一共是4×4bit 。4、用 QuartusII對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出仿真波形和時(shí)序分析數(shù)據(jù)（不包括數(shù)不得用于商業(yè)用途僅供個(gè)人參考碼管顯示部分） 。5、

20、通過(guò) QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。管腳鎖定：Clkclk143f x( 頻率任選 )A(7):81 SEG dpA(6): PIO611 SEG gA(5): PIO510 SEG fA(4): PIO49SEG eA(3): PIO38SEG dA(2): PIO27SEG cA(1): PIO16SEG bA(0): PIO05SEG aS(1):79S(0):78四、思考題：本實(shí)驗(yàn)中的控制器部分可以用以前實(shí)驗(yàn)中的哪個(gè)電路來(lái)實(shí)現(xiàn)， 其輸出的 rst 和 ena 信號(hào)是否可以合并為一個(gè)信號(hào)？實(shí)驗(yàn)結(jié)果：各模塊電路的VHDL描述：頂層電路的 VHDL描述：仿真

21、波形：硬件測(cè)試結(jié)果及分析：回答問(wèn)題：不得用于商業(yè)用途僅供個(gè)人參考實(shí)驗(yàn)八交通燈控制電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康模哼M(jìn)一步學(xué)習(xí)復(fù)雜數(shù)字電路的設(shè)計(jì)方法， 提高利用硬件描述語(yǔ)言進(jìn)行電路設(shè)計(jì)的技巧和熟練程度。二、實(shí)驗(yàn)要求及原理：1、 滿足圖 1 順序工作流程。 圖中設(shè)南北方向的紅、 黃、綠燈分別為 NSR、NSY 、NSG，東西方向的紅、黃、綠燈分別為 EWR 、EWY 、EWG。它們的工作方式有些必須是并行進(jìn)行的，即南北方向綠燈亮，東西方向紅燈亮；南北方向黃燈亮，東西方向紅燈亮；南北方向紅燈亮，東西方向綠燈亮；南北方向紅燈亮，東西方向黃紅燈亮。南北方向綠燈亮，東西方向紅燈亮(5t)南北方向黃燈亮，東西方向紅燈

22、亮(1t)南北方向紅燈亮，東西方向綠燈亮(5t)南北方向紅燈亮，東西方向黃燈亮(1t)圖 1 交通燈順序工作流程圖2、應(yīng)滿足兩個(gè)方向的工作時(shí)序：即東西方向亮紅燈時(shí)間應(yīng)等于南北方向亮黃、綠燈時(shí)間之和，南北方向亮紅燈時(shí)間應(yīng)等于東西方向亮黃、綠燈時(shí)間之和。時(shí)序流程圖2 所示。圖 2 中，假設(shè)每個(gè)單位時(shí)間為3 秒，則南北、東西方向綠、黃、紅燈亮?xí)r間分別15 秒、3 秒、 18 秒，一次循環(huán)為36 秒。其中紅燈亮的時(shí)間為綠燈、黃燈亮的時(shí)間之和。123456789101112123456tNSGNSYNSREWREWGEWY5tt6t圖 2 交通燈時(shí)序工作流程圖3、 十字路口要有數(shù)字顯示， 作為時(shí)間提示，

23、 以便人們更直觀地把握時(shí)間。 具體為：當(dāng)某方向紅燈亮?xí)r， 置顯示器為某值， 然后以每秒減 1 計(jì)數(shù)方式方式工作， 直至減到數(shù)為 “ 0”，十字路口紅、綠燈交換，一次工作循環(huán)結(jié)束，進(jìn)入下一步某方向地工作循環(huán)。不得用于商業(yè)用途僅供個(gè)人參考例如： 當(dāng)南北方向從黃燈轉(zhuǎn)換成紅燈時(shí)， 置南北方向數(shù)字顯示為 24，并使數(shù)顯計(jì)數(shù)器開(kāi)始減“ 1”計(jì)數(shù)，當(dāng)減到“ 0”，時(shí)，此時(shí)紅燈滅，而南北方向的綠燈亮；同時(shí)，東西方向的紅燈亮，并置東西方向的數(shù)顯為24。三、實(shí)驗(yàn)內(nèi)容1、根據(jù)實(shí)驗(yàn)要求及原理1、 2 畫(huà)出交通指示燈控制電路原理框圖。提示：兩個(gè)方向的控制電路可以共用一個(gè)24 進(jìn)制計(jì)數(shù)器實(shí)現(xiàn)。2、用 VHDL硬件描述語(yǔ)言層次化設(shè)計(jì)方法進(jìn)行頂層文件和各模塊電路的設(shè)計(jì)。3、用 QuartusII對(duì)設(shè)計(jì)進(jìn)行編譯、綜合、仿真，給出仿真波形和時(shí)序分析數(shù)據(jù)（不包括數(shù)碼顯示部分）。4、通過(guò) QuartusII集成環(huán)境，將設(shè)計(jì)下載到實(shí)驗(yàn)電路上進(jìn)行硬件測(cè)試。管腳鎖定：clk: clk1 43clk1start: PIO23 30SW1NSGPIO1929LED12NSYPIO2028LED11NSRPIO2127LED10EWGPIO22LED3EWYPIO12LED