FPGA技術(shù)設(shè)計(jì)CCD圖像傳感器

1、摘 要隨著超大規(guī)模集成電路工藝技術(shù)的高速發(fā)展，CMOS圖像傳感器性能不斷完善，感光陣列不斷增多，在工業(yè)化、民用視頻、軍事偵察、空間遙感成像等領(lǐng)域得到廣泛應(yīng)用。圖像的處理也越來越多的加入了FPGA及CMOS等集成電路的應(yīng)用。FPGA（Field-Programmable Gate Array）,即現(xiàn)場可編程門陣列等可編程器件也相應(yīng)的發(fā)展起來。它作為專用集成電路（ASIC）既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。本文完成了基于FPGA的CMOS圖像傳感器控制系統(tǒng)中的硬件電路的設(shè)計(jì)部分，此次設(shè)計(jì)采用了Altera公司的Cyclone EP3C25Q240進(jìn)行配置和驗(yàn)證，使用

2、的CMOS圖像傳感器為CYPRESS公司的LUPA 1300-2，論文中詳細(xì)分析了LUPA 1300-2 CMOS圖像傳感器的工作特點(diǎn)，F(xiàn)PGA結(jié)構(gòu)特點(diǎn)，工作方式，及如何使用Cadence進(jìn)行電路設(shè)計(jì)及其優(yōu)勢所在。關(guān)鍵字：FPGA，CMOS，現(xiàn)場可編程門陣列，Cadence ，ASICABSTRACTVLSI technology with the rapid development, CMOS image sensor performance continues to improve, increasing photographic array, in the industrial, com

3、mercial video, military, reconnaissance, space remote sensing imaging and widely used. Image processing is also more and more joined the FPGA and CMOS integrated circuits and other applications. FPGA(Field-programmable Gate Array), or field programmable gate arrays and other programmable devices are

4、 developed accordingly. As application specific integrated circuit(ASIC) will resolve the lack of custom circuits, and programmable devices to overcome the original shortcomings of a limited number of gates. This complete FPGA-based control system for COMS image sensor which the hardware circuit des

5、ign, the design uses Alters Cyclone EP3C25Q240 configuration and validation, the use of CMOS image sensor for the fill factory company LUPA 1300-2, paper, detailed. Analysis of the LUPA 1300-2 CMOS image sensor features the work, FPGA structure characteristics, work, and how to use Cadence circuit d

6、esign and its advantages. KEY WORDS：fpga，coms，validation第一章 前 言隨著人類文明的發(fā)展，人們對外界信息的需求量也越來越多。通常人們可通過觸摸、聽、看來感官外界事物。其中從看這方面獲取的信息最多。雖然人眼可以看到世界中普遍存在的事物，但是看到的瞬間是短暫的，轉(zhuǎn)眼即逝，人眼并不能將美好的有趣的事物記錄下來。正因?yàn)槿绱?，促進(jìn)了計(jì)算機(jī)視覺學(xué)科的發(fā)展和圖像傳感器的出現(xiàn)。圖像傳感器作為現(xiàn)代社會(huì)獲取視覺信息的一種電子元器件得到廣泛應(yīng)用。它將光信號轉(zhuǎn)換成電信號，把美好的事物記錄下來，給人們的生活帶了直觀圖像，增加了生活的豐富性。從基本結(jié)構(gòu)和原理上分，圖

7、像傳感器可劃分為兩類即CCD (英文Charge-Coupled Device的縮寫, 電荷耦合器)和CMOS (英文 Complementary Metal Oxide Semiconductor的縮寫, 互補(bǔ)金屬氧化物場效應(yīng)管)圖像傳感器。1.1 文章結(jié)構(gòu)本文主要實(shí)現(xiàn)了以FPGA為核心CMOS圖像傳感器的硬件電路的設(shè)計(jì)。分章節(jié)依次介紹了CMOS圖像傳感器與FPGA的發(fā)展過程及其應(yīng)用。第一章對CMOS圖像傳感器和FPGA做了系統(tǒng)的描述，對論文的主要研究工作做了基本的陳述。第二章介紹了CMOS圖像傳感器的工作原理、分類、與CCD的性能比較和CMOS圖像傳感器的具體應(yīng)用。著重介紹了此次用到的CM

8、OS圖像傳感器LUPA 1300-2芯片，對芯片結(jié)構(gòu)和功能板塊依次進(jìn)行了介紹。第三章介紹了FPGA的結(jié)構(gòu)、發(fā)展和應(yīng)用領(lǐng)域，著重介紹了Altera公司的FPGA芯片EP3C25Q240的結(jié)構(gòu)和各個(gè)模塊的功能。第四章介紹了硬件驅(qū)動(dòng)電路的設(shè)計(jì)。對設(shè)計(jì)中用到的Cadence軟件和電源以及傳輸電路分別進(jìn)行了介紹。對復(fù)位電路以及PCB板設(shè)計(jì)時(shí)的封裝和布線都做了詳細(xì)的介紹。1.2 CMOS圖像傳感器的發(fā)展CMOS 圖像傳感器與 CCD圖像傳感器均屬于固態(tài)圖像傳感器，早在二十世紀(jì)六十年代末人們就開始著手研究固態(tài)圖像傳感器，也就是說 CCD 圖像傳感器與 CMOS 圖像傳感器幾乎是同時(shí)發(fā)展起來的。但由于當(dāng)時(shí)工藝

9、水平比較低，導(dǎo)致制造出來的 CMOS 圖像傳感器成像質(zhì)量比較差、分辨率低、噪聲大以及光靈敏度較弱，以致人們認(rèn)為其發(fā)展?jié)摿Σ淮?，不再著重于對它的研究。故它的發(fā)展因此停止不前。而在同一時(shí)期出現(xiàn)的 CCD 圖像傳感器則可具有光靈敏度較強(qiáng)、噪聲低等優(yōu)點(diǎn)受到人們的喜愛。因此在過去 20 年，CCD一直是圖像傳感器市場的主力軍。但進(jìn)入二十一世紀(jì)以來，隨著集成電路的發(fā)展，過去 CMOS 圖像傳感器存在的缺點(diǎn)現(xiàn)在都可以通過技術(shù)的提高得到克服。而且 CMOS 圖像傳感器還具有 CCD 圖像傳感器沒有的一些優(yōu)點(diǎn)，如在像素單元內(nèi)集成了大器、供電電壓低而且不需要 CCD 那么多的多路電源、內(nèi)部集成數(shù)字信號處理模塊及模

10、數(shù)轉(zhuǎn)換器可實(shí)現(xiàn)數(shù)字和模擬多路輸出。故在近十年來，CMOS 圖像傳感器得了廣泛的應(yīng)用。 CMOS 圖像傳感器的發(fā)展經(jīng)歷了 3 個(gè)階段：第一是無源像素 (Passive Pixel Sensor即 PPS)階段，第二是有源像素 (Active Pixel Sensor即APS)階段，第三是數(shù)字像素 (Digital Pixel Sensor即 DPS)階段。它的像素單元是由一個(gè)光電二極管一個(gè)MOS 組成，光電二極管將接受到的光信號轉(zhuǎn)換成電信號，而 MOS 管則在像元陣列的控制電路作用下進(jìn)行導(dǎo)通和斷開操作完成積分和信號讀出操作。在傳感器進(jìn)行光積分的過程中，MOS管一直處于斷開狀態(tài)，只有當(dāng)積分完成之后

11、，MOS 管開始導(dǎo)通，光電二極管與垂直的列線連通，之前在光電二極管中積累的光生電荷被送往列線，在積分放大器的作用下轉(zhuǎn)換成相應(yīng)的電壓讀出。當(dāng)光電二極管中存儲(chǔ)的信號電荷被讀出之后，MOS 管在外部復(fù)位信號的控制下再次斷開，于是新一輪的積分讀出又開始了。無源像素圖像傳感器像素單元結(jié)構(gòu)比較簡單而且占用面積也很小，在給定單元尺寸下，可獲得很高的填充系數(shù)和量子效率。它的缺點(diǎn)是會(huì)形成固有模式噪聲而且光靈敏度也較差。 它是由光電二極管、復(fù)位管、源極跟隨放大器和行選讀出晶體管組成。有源像素圖像傳感器的輸出信號首先在源極跟隨放大器中緩沖，然后在行選晶體管的控制下讀出。在此結(jié)構(gòu)中有一個(gè)獨(dú)立的復(fù)位管對光電二極管進(jìn)行復(fù)

12、位。它的積分讀出操作如下：光照射到光電二極管上轉(zhuǎn)換成信號電荷，信號電荷在源極跟隨放大器中緩沖后輸出到行選讀出管，當(dāng)讀出管在控制電路作用下導(dǎo)通后，信號電荷輸入到列總線上。然后讀出管關(guān)閉，復(fù)位管開始對光電二級管復(fù)位。相對于無源像素圖像傳感器而言，有源像素圖像傳感器在像素單元結(jié)構(gòu)中增加了有源放大器，從而減小了讀出噪聲，提高了讀出速度。它的不足之處是像素單元結(jié)構(gòu)變復(fù)雜了，故感光單元面積變小了。相對于其他邏輯系列,CMOS邏輯電路具有一下優(yōu)點(diǎn): 1.允許的電源電壓范圍寬,方便電源電路的設(shè)計(jì) 2.邏輯擺幅大,使電路抗干擾能力強(qiáng) 3.靜態(tài)功耗低 4.隔離柵結(jié)構(gòu)使CMOS期間的輸入電阻極大,從而使CMOS期間

13、驅(qū)動(dòng)同類邏輯門的能力比其他系列強(qiáng)得多。 1.3 FPGA配置硬件電路 隨著電子技術(shù)、計(jì)算機(jī)應(yīng)用技術(shù)和EDA技術(shù)的不斷發(fā)展，利用FPGA進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天、醫(yī)療電子、工業(yè)控股等鄰域。與傳統(tǒng)電路設(shè)計(jì)方法相比，F(xiàn)PGA具有功能強(qiáng)大、開發(fā)過程投資小、周期短、便于修改及開發(fā)工具智能化等特點(diǎn)。近年來，F(xiàn)PGA市場發(fā)展迅速，并且隨著電子工藝不斷改進(jìn)，低成本高性能的FPGA器件推陳出新，從而促進(jìn)了FPGA成為當(dāng)今硬件設(shè)計(jì)的首選方式之一。 采用FPGA技術(shù)設(shè)計(jì)CCD圖像傳感器的驅(qū)動(dòng)電路,數(shù)字視頻信號處理電路,使原來復(fù)雜的電路設(shè)計(jì)變成只需兩片F(xiàn)PGA芯片就能完成。同時(shí),它能夠很好的滿足CC

14、D成像系統(tǒng)向高速小型化、智能化、低功耗發(fā)展的需求。從而提高了系統(tǒng)的集成度；而且使電路的抗干擾能力增強(qiáng)，提高了系統(tǒng)的可靠性和穩(wěn)定性。FPGA主要生產(chǎn)廠商：Altera 、Xilinx 、Actel 、Lattice等，其中Altera作為世界老牌可編程邏輯器件的廠家，是當(dāng)前世界范圍內(nèi)市場占有率最大的廠家，它和Xilinx主要生產(chǎn)一般用途FPGA，其主要產(chǎn)品采用RAM工藝。Actel主要提供非易失性FPGA，產(chǎn)品主要基于反熔絲工藝和FLASH工藝。1.4 論文的主要研究工作本文主要分析了CYPRESS公司的高分辨率CMOS圖像傳感器LUPA 1300-2芯片的工作方式。并對由Altera公司的Cy

15、cloneEP3C25Q240集成電路FPGA進(jìn)行了分析。集合FPGA和CMOS的特點(diǎn)在Cadence環(huán)境下進(jìn)行了基于FPGA的CMOS圖像傳感器的硬件電路的設(shè)計(jì)，設(shè)計(jì)以FPGA芯片為核心，設(shè)計(jì)了相應(yīng)的外圍電路。第二章 CMOS圖像傳感器2.1 CMOS圖像傳感器簡介CMOS（Complementary Metal-oxide-semiconductor Image Sensor）圖像傳感器是一種采用CMOS工藝制造的圖像傳感器，最初是由NASA的噴氣推動(dòng)實(shí)驗(yàn)室發(fā)明的。發(fā)展初期，由于成像質(zhì)量不高，CMOS圖像傳感器一直未得到廣泛的重視和應(yīng)用，所以在過去的十幾年中，CCD圖像傳感器在圖像傳感器市

16、場上一直居于主宰地位。隨著集成電路技術(shù)的飛速發(fā)展，CMOS圖像傳感器技術(shù)水平已經(jīng)有了很大的進(jìn)步，其分辨率、動(dòng)態(tài)范圍、靈敏度等指標(biāo)明顯提高。而且CMOS圖像傳感器采用標(biāo)準(zhǔn)的半導(dǎo)體工藝，其技術(shù)難度低于CCD工藝，擁有該工藝的廠家都可以生產(chǎn)CMOS圖像傳感器，因此CMOS圖像傳感器在最近十幾年中迅速發(fā)展。2.1.1 CMOS圖像傳感器工作原理典型的CMOS圖像傳感器由像素單元陣列及輔助電路構(gòu)成，圖2-1為其原理框圖。其中像素單元陣列主要實(shí)現(xiàn)光電轉(zhuǎn)換功能，輔助電路主要完成驅(qū)動(dòng)信號的產(chǎn)生、光電信號的處理、輸出等任務(wù)。圖2-1 CMOS圖像傳感器的原理框圖像素單元陣列是由光電二極管和MOS場效應(yīng)管陣列構(gòu)成

17、的集成電路。在圖2-1中，像素單元陣列X和Y方向排列成方陣，方陣中的每一個(gè)單元都有它的X、Y方向上的地址，并可分別由兩個(gè)方向的地址譯碼器進(jìn)行選擇；每一列像素單元都對應(yīng)于一個(gè)列放大器，列放大器的輸出信號分別與由X方向地址譯碼器控制的模擬多路開關(guān)相連。在實(shí)際工作中，CMOS圖像傳感器在Y方向地址譯碼器的控制下依次接通每行像素單元的模擬開關(guān)，信號通過行開關(guān)傳送到列線上，再通過X方向地址譯碼器的控制，傳送到放大器。輸出放大器的輸出信號由A/D轉(zhuǎn)換器進(jìn)行模數(shù)轉(zhuǎn)換，經(jīng)預(yù)處理電路處理后通過接口電路輸出。由于與電子CMOS工藝完全兼容，CMOS圖像傳感器可實(shí)現(xiàn)像素單元陣列、信號讀出電路、信號處理電路和控制電路

18、的高度集成。典型的CMOS圖像傳感器主要由像素單元陣列、水平/垂直控制和時(shí)序電路、模擬信號讀出處理電路、A/D轉(zhuǎn)換電路、數(shù)字信號處理電路和接口電路等構(gòu)成。通過A/D轉(zhuǎn)換電路實(shí)現(xiàn)數(shù)字圖像輸出；片上功能可通過I2C接口電路控制。2.1.2 CMOS圖像傳感器的分類目前已研制出三大類CMOS圖像傳感器，即CMOS無源像素傳感器(CMOSPPS)、CMOS有源像素傳感器(CMOSAPS)和CMOS數(shù)字像素傳感器(CMOSDPS)。在此基礎(chǔ)上又研制出CM0S視覺傳感器(CM0S Visual Sensor)、CM0S應(yīng)力傳感器(CM0S Stress Sensor)、CM0S對數(shù)極性傳感器(Logpol

19、ar CM0S Sensor)、CM0S視網(wǎng)膜傳感器(CM0S Retinal Sensor)、CM0S凹型傳感器(CM0S Foveated Sensor)、對數(shù)變換形CM0S圖像傳感器(LogarithmicConverting CM0S Image Sensor)、軌對軌CM0S有源像素傳感器(RailtoRail CM0S ActiVe Pixel Sensor)、單斜率模式CM0S圖像傳感器(Single Slope Mode CM0S Image Sensor)和CM0S指紋圖像傳感器(CM0S Finger Fringer Sensor)等。其中發(fā)展最快的是CM0S一PPS和CM

20、0S一APS。PPS結(jié)構(gòu)簡單，量子效率高，但是缺點(diǎn)是噪聲大，并且不利于向大型陣列發(fā)展；APS在像素中加入了至少一個(gè)晶體管來實(shí)現(xiàn)對信號的放大和緩沖，改善了PPS的噪聲問題，但惡化了閾值和增益的一致性，也減小了填充系數(shù)。2.1.3 CMOS與CCD的性能比較CCD和CMOS圖像傳感器作為固體圖像傳感器領(lǐng)域的競爭對手，兩者在性能表現(xiàn)上各有優(yōu)劣。1.靈敏度CCD圖像傳感器靈敏度較CMOS圖像傳感器高30%50%。CMOS圖像傳感器由于采用0.180.5 mm標(biāo)準(zhǔn)CMOS工藝，且采用低電阻率硅片須保持低工作電壓，像素單元耗盡區(qū)深度只有12 mm，其吸收截止波長小于650 nm，導(dǎo)致像素單元對紅光及近紅外

21、光吸收困難。2.動(dòng)態(tài)范圍動(dòng)態(tài)范圍表示器件的飽和信號電壓與最低信號閾值電壓的比值。在可比較的環(huán)境下，CCD動(dòng)態(tài)范圍約較CMOS的高2倍。這主要是由于CCD器件噪聲可控制在極低的水平。CMOS器件由于其芯片結(jié)構(gòu)決定其噪聲相對較大。3.暗電流標(biāo)準(zhǔn)CMOS圖像傳感器具有較高的暗電流，暗電流密度為1 nA/cm2量級，經(jīng)過工藝最佳化后可降低到100 pA/cm2量級，而精心制作的CCD的暗電流密度為210 pA/cm2。4.電子快門CCD特別是內(nèi)線轉(zhuǎn)移結(jié)構(gòu)具有優(yōu)良的電子快門功能，由于器件可縱向從襯底排除多余電荷，電子快門功能幾乎不受像素單元尺寸縮小的限制。CMOS圖像傳感器采用在不同時(shí)間對不同行進(jìn)行曝光

22、的滾動(dòng)快門方式解決此問題。這種方式減少了像素單元中的晶體管數(shù)，但在高性能應(yīng)用中運(yùn)動(dòng)目標(biāo)會(huì)出現(xiàn)明顯的圖像變形。此外可采用較大尺寸的像素單元以兼顧圖像高性能和具有與CCD類似的同時(shí)曝光的電子快門功能。5.速度由于大部分相機(jī)電路和CMOS圖像傳感器在同一芯片上制作，信號及驅(qū)動(dòng)傳輸距離縮短， CMOS圖像傳感器工作速度優(yōu)于CCD。通常的CCD信號讀出速率不超過70 Mpixels/s。CMOS圖像傳感器的設(shè)計(jì)者將模數(shù)轉(zhuǎn)換(ADC)作在每個(gè)像素單元中，使CMOS圖像傳感器信號讀出速率可達(dá)1000Mpixels/s。6、成像過程 CCD和 CMOS 使用相同的光敏材料，因而受光后產(chǎn)生電子的基本原理相同，但

23、是讀取過程不同：CCD 是在同步信號和時(shí)鐘信號的配合下以幀或行的方式轉(zhuǎn)移，整個(gè)電路非常復(fù)雜，讀出速率慢；CMOS 則以類似 DRAM 的方式讀出信號，電路簡單，讀出速率高。 7、集成度 采用特殊技術(shù)的 CCD讀出電路比較復(fù)雜，很難將A/D轉(zhuǎn)換、信號處理、自動(dòng)增益控制、精密放大和存儲(chǔ)功能集成到一塊芯片上，一般需要 38 個(gè)芯片組合實(shí)現(xiàn)，同時(shí)還需要一個(gè)多通道非標(biāo)準(zhǔn)供電電壓。借助于大規(guī)模集成制造工藝，CMOS 圖像傳感器能非常容易地把上述功能集成到單一芯片上，多數(shù) CMOS 圖像傳感器同時(shí)具有模擬和數(shù)字輸出信號。 8、電源、功耗和體積 CCD 需多種電源供電，功耗較大，體積也比較大。CMOS 只需一

24、個(gè)單電源(3V5 V)供電，其功耗相當(dāng)于 CCD 的 1/10，高度集成CMOS 芯片可以做的相當(dāng)小。 2.1.4 CMOS的應(yīng)用1、計(jì)算機(jī)領(lǐng)域 CMOS（Complementary Metal Oxide Semiconductor，本意是指互補(bǔ)金屬氧化物半導(dǎo)體一種大規(guī)模應(yīng)用于集成電路芯片制造的原料）是微機(jī)主板上的一塊可讀寫的RAM芯片，用來保存當(dāng)前系統(tǒng)的硬件配置和用戶對某些參數(shù)的設(shè)定。CMOS可由主板的電池供電，即使系統(tǒng)掉電，信息也不會(huì)丟失。CMOS ROM本身只是一塊存儲(chǔ)器，只有數(shù)據(jù)保存功能，而對CMOS中各項(xiàng)參數(shù)的設(shè)定要通過專門的程序。 在計(jì)算機(jī)領(lǐng)域，CMOS常指保存計(jì)算機(jī)基本啟動(dòng)信息

25、(如日期、時(shí)間、啟動(dòng)設(shè)置等)的芯片。有時(shí)人們會(huì)把CMOS和BIOS混稱，其實(shí)CMOS是中的一塊只讀的ROM芯片，是用來保存BIOS的硬件配置和用戶對某些參數(shù)的設(shè)定。CMOS可由主板的電池供電，即使系統(tǒng)掉電，信息也不會(huì)丟失。 2、數(shù)碼相機(jī)領(lǐng)域CMOS制造工藝也被應(yīng)用于制作數(shù)碼影像器材的感光元件（常見的有TTL和CMOS），尤其是片幅規(guī)格較大的單反數(shù)碼相機(jī)。雖然在用途上與過去CMOS電路主要作為固件或計(jì)算工具的用途非常不同，但基本上它仍然是采取CMOS的工藝，只是將純粹邏輯運(yùn)算的功能轉(zhuǎn)變成接收外界光線后轉(zhuǎn)化為電能，再透過芯片上的模-數(shù)轉(zhuǎn)換器（ADC）將獲得的影像訊號轉(zhuǎn)變?yōu)閿?shù)字信號輸出。 2.2 大

26、面陣CMOS圖像傳感器LUPA 1300-22.2.1 LUPA 1300-2簡介LUPA 1300-2是高速的綜合的高級擴(kuò)展圖像陣列，高靈敏度的CMOS圖像傳感器。LUPA 1300-2是有1280*1024有效像素點(diǎn)，14um*14um平方像素，光學(xué)格式為黑白或彩色數(shù)位輸出，工作在500幀/s，它包含24個(gè)并行的10bit數(shù)模轉(zhuǎn)換接口，支持片上10-bitADCs，具有12位差分信號連續(xù)串行輸出，有隨機(jī)可編程開窗讀出，管道或者觸發(fā)式全局快門，片上固定模式噪聲修正，使用一個(gè)3線串行外設(shè)接口（SPI），有限值：2.5V3.3V，0°70°工作環(huán)境，功耗達(dá)1350mW，該傳感

27、器有兩個(gè)版本，一種是單色傳感器，一種是基于Bayer彩色濾波陣列的彩色傳感器，均被放置在一個(gè)168引腳的陶瓷PGA封裝內(nèi)。LUPA 1300-2被應(yīng)用在高速計(jì)算機(jī)視覺、分析系統(tǒng)、智能運(yùn)輸系統(tǒng)、醫(yī)學(xué)成像、工業(yè)成像等多個(gè)領(lǐng)域。其外形圖如圖2-2所示，LUPA 1300-2參數(shù)如表2-1所示。 圖2-2 LUPA 1300-2參數(shù)規(guī)格主像素1280（行）*1024（列）像素尺寸14um*14um像素類型6T 像素架構(gòu)像素率每通道630 Mbps的（串行LVDS12個(gè)輸出）快門類型流水線和觸發(fā)全局快門幀頻500幀/s，1.3M像元數(shù)主時(shí)鐘315兆赫，500幀開窗率（ROI）隨機(jī)讀出可編程的投資回報(bào)率高

28、達(dá)四多個(gè)窗口讀出窗，翻轉(zhuǎn)，鏡像，可以讀出和子采樣ADC分辨率10位片上擴(kuò)展動(dòng)態(tài)范圍多斜率（高達(dá)90分貝的光學(xué)動(dòng)態(tài)范圍）表2-1: LUPA 1300-2參數(shù)表格2.2.2 LUPA 1300-2芯片結(jié)構(gòu)圖2-3該傳感器由一個(gè)像素陣列，模擬前端，數(shù)據(jù)塊和LVDS輸出端和接收端。用于SPI單獨(dú)模塊，時(shí)鐘分頻，和音序還集成了獨(dú)立的模塊。為1280 × 1024像素的圖像傳感器積極宣讀了逐行掃描。此架構(gòu)使可編程的X - 24像素的方向處理步驟，并在y的一個(gè)像素步驟的方向。該地址可以上傳起點(diǎn)由SPI。 AFE的準(zhǔn)備塊數(shù)字?jǐn)?shù)據(jù)信號時(shí)，數(shù)據(jù)復(fù)用和LVDS接口的準(zhǔn)備。2.2.3 LUPA 1300-

29、2彩色濾波陣列LUPA 1300-2圖像傳感器有兩個(gè)版本，一種是單色傳感器，還有一種是基于Bayer彩色濾波陣列的彩色傳感器。其Bayer RGB 彩色陣列如圖3-3所示。傳感器的(0,0)像素點(diǎn)位于藍(lán)綠行綠色濾波器下,如圖2-4所示。圖2-4為了降低數(shù)字相機(jī)的成本與體積,生產(chǎn)廠家通常會(huì)采用單片CCD或CMOS圖像傳感器,并在其表面覆蓋一層彩色濾波陣列,也稱為CFA,CFA使每個(gè)像素只能獲得物理三基色(紅、綠、藍(lán))其中一種分量。其中,Bayer CFA應(yīng)用最為廣泛。為了獲得全彩色圖像,必須依靠插值獲得丟失的兩個(gè)顏色信息,這個(gè)過程通常被稱為彩色插值,或是demosaicing(去馬賽克)。2.2

30、.4 LUPA 1300-2數(shù)據(jù)傳輸模塊圖2-5LVDS即低壓差分信號傳輸，是一種滿足當(dāng)今高性能數(shù)據(jù)傳輸應(yīng)用的新型技術(shù)。由于其可使系統(tǒng)供電電壓低至2V，因此它還能滿足未來應(yīng)用的需要。此技術(shù)基于ANSI/TIA/EIA-644LVDS接口標(biāo)準(zhǔn)。 第3章 FPGA簡介3.1 FPFA概述目前以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計(jì)，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進(jìn)行測試，是現(xiàn)代 IC 設(shè)計(jì)驗(yàn)證的技術(shù)主流。這些可編輯元件可以被用來實(shí)現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里

31、面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flipflop）或者其他更加完整的記憶塊。 系統(tǒng)設(shè)計(jì)師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個(gè)電路試驗(yàn)板被放在了一個(gè)芯片里。一個(gè)出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計(jì)者而改變，所以FPGA可以完成所需要的邏輯功能。 FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計(jì)，而且消耗更多的電能。但是他們也有很多的優(yōu)點(diǎn)比如可以快速成品，可以被修改來改正程序中的錯(cuò)誤和更便宜的造價(jià)。廠商也可能會(huì)提供便宜的但是編輯能力差的FPGA。因?yàn)檫@些芯片有比較差的可編輯能力，所以這些設(shè)計(jì)的開發(fā)是在普通的FPGA

32、上完成的，然后將設(shè)計(jì)轉(zhuǎn)移到一個(gè)類似于ASIC的芯片上。另外一種方法是用CPLD（復(fù)雜可編程邏輯器件備）。CPLD和FPGA的主要區(qū)別是他們的系統(tǒng)結(jié)構(gòu)。CPLD是一個(gè)有點(diǎn)限制性的結(jié)構(gòu)。這個(gè)結(jié)構(gòu)由一個(gè)或者多個(gè)可編輯的結(jié)果之和的邏輯組列和一些相對少量的鎖定的寄存器。這樣的結(jié)果是缺乏編輯靈活性，但是卻有可以預(yù)計(jì)的延遲時(shí)間和邏輯單元對連接單元高比率的優(yōu)點(diǎn)。而FPGA卻是有很多的連接單元，這樣雖然讓它可以更加靈活的編輯，但是結(jié)構(gòu)卻復(fù)雜的多。 CPLD和FPGA另外一個(gè)區(qū)別是大多數(shù)的FPGA含有高層次的內(nèi)置模塊（比如加法器和乘法器）和內(nèi)置的記憶體。一個(gè)因此有關(guān)的重要區(qū)別是很多新的FPGA支持完全的或者部分的

33、系統(tǒng)內(nèi)重新配置。允許他們的設(shè)計(jì)隨著系統(tǒng)升級或者動(dòng)態(tài)重新配置而改變。一些FPGA可以讓設(shè)備的一部分重新編輯而其他部分繼續(xù)正常運(yùn)行。3.2 Altera FPGAAltera 公司的總部位于美國加州的圣何塞，作為可編程單芯片系統(tǒng)（SOPC）方案的先行者，Altera將可編程邏輯技術(shù)、軟件工具、IP和技術(shù)服務(wù)結(jié)合在一起。Altera公司的可編程邏輯產(chǎn)品分為高密度FPGA、低成本FPGA、和CPLD等3類，其中高端高密度FPGA有APEX系列和Stratix系列，低成本FPGA有ACEX和Cyclone系列，CPLD有MAX7000B、MAX3000A和MAX?？删幊踢壿嬈骷侵敢磺型ㄟ^軟件手段更改、

34、配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定設(shè)計(jì)功能的數(shù)字集成電路。目前常用的可編程邏輯器件主要有簡單的邏輯陣列（PAL/GAL）、復(fù)雜可編程邏輯器件（CPLD）和現(xiàn)場可編程邏輯陣列（FPGA）等3類。FPGA是在CPLD的基礎(chǔ)上發(fā)展起來的新型高性能可編程邏輯器件，它一般采用SRAM工藝，也有一些專用器件采用Flash工藝或反熔絲工藝等。FPGA的集成度很高，其器件密度從數(shù)萬系統(tǒng)門到數(shù)千萬系統(tǒng)門不等，可以完成極其復(fù)雜的時(shí)序與組合邏輯電路功能，適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。FPGA的基本組成部分有可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單

35、元、內(nèi)嵌專用硬核等。完整的FPGA設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級仿真驗(yàn)證與調(diào)試等主要步驟。3.2.1 Cyclone FPGA平面布層設(shè)計(jì)中使用Cyclone系列的EP1C3T144和EP3C25Q240分別用來提供時(shí)序信號和處理數(shù)字視頻信號，因此有必要詳細(xì)介紹Cyclone FPGA結(jié)構(gòu)及基本功能。Cyclone器件采用0.13m的工藝制造，其內(nèi)部有邏輯陣列塊（LAB）、鎖相環(huán)（PLL）、RAM快，邏輯容量從291020060個(gè)邏輯單元（IE）。Cyclone FPGA平面布局如圖3-1所示。 圖 3-1Cyclone FPGA平面布局圖

36、3.2.2 互聯(lián)線資源在FPGA中，互連線資源起著非常關(guān)鍵的作用。在行列走線資源方面，如圖所示，Cyclone FPGA內(nèi)部有R4和C4兩種走線，跨度分別為4個(gè)LAB的高度和寬度。FPGA可編程的靈活性在很大程度上都應(yīng)歸功于其內(nèi)部豐富的互連線資源?；ミB線資源缺乏會(huì)導(dǎo)致設(shè)計(jì)無法布通，降低FPGA的可用性。而且，隨著FPGA工藝的不斷改進(jìn)，設(shè)計(jì)中的走線延時(shí)往往超過邏輯延時(shí)，F(xiàn)PGA內(nèi)部的走線資源的長短快慢，對整個(gè)設(shè)計(jì)性能起著決定性的作用。Cyclone器件沿襲了AlteraFPGA傳統(tǒng)的行列走線的結(jié)構(gòu)，在行列走線之間就是LAB塊、RAM塊或PLL塊等功能模塊，如圖3-2所示。圖 3-2Cyclon

37、e FPGA內(nèi)部的互聯(lián)線資源3.2.3 LAB與LE 邏輯陣列塊（LAB）內(nèi)部包含10個(gè)邏輯單元（LE）。LE是Cyclone FPGA內(nèi)部最小的邏輯組成部分。一個(gè)LE主要是由一個(gè)4輸入查找表（LUT）和一個(gè)可編程觸發(fā)器，在加上一些輔助電路組成。LE有兩種工作模式，正常模式和動(dòng)態(tài)算術(shù)模式，分別參見如圖3和圖4。正常模式實(shí)現(xiàn)普通的組合邏輯功能；動(dòng)態(tài)算術(shù)模式用來實(shí)現(xiàn)加法器、計(jì)數(shù)器和比較器等算數(shù)功能。在LE的正常模式下，LUT作為通用的4輸入函數(shù)，實(shí)現(xiàn)組合邏輯功能。LUT的組合輸出可以直接輸出到行列走線，或者通過LUT鏈輸出到下面LE的LUT輸入端，也可以經(jīng)過觸發(fā)器的寄存后輸出到行列走線。觸發(fā)器同樣

38、可以通過觸發(fā)器鏈串起來用做移位寄存器。在不相關(guān)的邏輯功能中使用的LUT和觸發(fā)起可以被打包到同一個(gè)LE中，而且同一個(gè)LE中的觸發(fā)器的輸出可以反饋到LUT中實(shí)現(xiàn)邏輯功能，這樣可以增加資源的利用率，如圖3-3所示。圖3-3 LE正常模式圖3-4 LE算術(shù)模式LE在算術(shù)模式下，4輸入LUT被配置成4個(gè)2輸入的LUT，用于計(jì)算兩個(gè)數(shù)相加之“和”與“進(jìn)位值”。值得一提的是，Cyclone FPGA在進(jìn)位鏈的設(shè)計(jì)上，采用了全新的分層次進(jìn)位結(jié)構(gòu)。傳統(tǒng)的FPGA進(jìn)位鏈的路徑延時(shí)是在LUT上級聯(lián)產(chǎn)生的，也就是說，在進(jìn)位鏈上每增加一個(gè)LUT，進(jìn)位鏈延時(shí)就會(huì)相應(yīng)增加一個(gè)LUT的延時(shí)。Cyclone的進(jìn)位鏈有兩個(gè)層次，半個(gè)LAB（包含5個(gè)LE）以內(nèi)的進(jìn)位鏈?zhǔn)且粋€(gè)層次，叫做“進(jìn)位選擇鏈”，而半個(gè)LAB之間的進(jìn)位鏈?zhǔn)且粋€(gè)更高的層次，叫做“進(jìn)位鏈”如圖3-4所示。進(jìn)位選擇鏈（半個(gè)LAB以內(nèi)）包括兩條并行的子進(jìn)位鏈