樂曲硬件演奏電路EDA設(shè)計(jì)

1、摘 要隨著科學(xué)技術(shù)的飛速發(fā)展， 微電子技術(shù)、 集成技術(shù)和計(jì)算機(jī)技術(shù)也有了迅速的發(fā)展，電子系統(tǒng)的設(shè)計(jì)方法也隨之發(fā)生變革，基于 EDA 技術(shù)的設(shè)計(jì)方法也成為現(xiàn)代電子系統(tǒng)設(shè)計(jì)的主流。 大規(guī)模可編程邏輯器件 FPGA/CPLD 是當(dāng)今應(yīng)用最廣泛的兩類可編程專用集成電路 （ ASIC ）。由于結(jié)構(gòu)和工藝的改進(jìn)， 可編程 ASIC 芯片上包含的資源越來越豐富， 可實(shí)現(xiàn)的功能越來越強(qiáng)， 它已成為實(shí)現(xiàn)電子系統(tǒng)集成化的重要手段。特別是可編程邏輯器件的功能和容量的不斷擴(kuò)大，如 FPGA(Field Programmable Gate Array，現(xiàn)場可編程門陣列 )使集成電路的設(shè)計(jì)進(jìn)入片上系統(tǒng) (System o

2、n a Chip ，SOC)或可編程片上系統(tǒng) (System on a ProgrammableChip，SOPC)的設(shè)計(jì)時(shí)代。同時(shí)采用超高速集成電路硬件描述語言 VHDL (Very High Speed Integrated Circuit Hardware Description Language)，其具有多層次描述系統(tǒng)硬件功能的能力，既支持模塊化設(shè)計(jì)， 也支持層次化設(shè)計(jì)， 使各種數(shù)字化電子系統(tǒng)的設(shè)計(jì)通過描述芯片功能實(shí)現(xiàn)系統(tǒng)功能， 從而有效地縮短了產(chǎn)品開發(fā)周期，減少了設(shè)計(jì)芯片的數(shù)量，縮小了系統(tǒng)體積，降低了系統(tǒng)能耗，提高了系統(tǒng)的靈活性和可靠性。關(guān)鍵詞FPGA, 音樂節(jié)拍發(fā)生器模塊，音樂譯碼

3、電路模塊，數(shù)控分頻模塊I/27AbstractTechnically fly to soon develop along with science, micro-electronics technique, integration technique and calculator technique also had a quick development and the design method of electronics system also immediately took place a change and also become modern main current of

4、design of the electronics system according to the EDA technical design method.Large-scale and programmable FPGA/CPLD of the logic spare part is nowadays to apply two types of most extensive programmable appropriation integrated circuits(ASIC).Because of the improvement of structure and craft, includ

5、e on the programmable ASIC chip of the resources be more and more abundant, can carry out of the function be more and more strong, it has become to carry out electronics system the integration turn of important means.Function and capacity of especially programmable logic spare part continuously exte

6、nd and make the design of integrated circuit get into a slice of top system(the System on a Chip, SOC) or programmable slice the top system(a Programmable of the System on Chip, SOPC) such as the FPGA(the Gate Array of the Field Programmable, the spot programmable door array) of design ages.Adopt in

7、 the meantime extremely high soon the integrated circuit hardware describe language VHDL(the Circuit Description Language of the Hard-ware of the Speed Integrated of the Very High), it has the system hardware of the multilayers description the ability of the function, since support the mold piece tu

8、rn a design, also support layer's turn a design and make various numeral turn the design of electronics system to pass description chip function to carry out system function, thus and availably shortenned a product a development a period, reduced to design chip of amount, contracted a system phy

9、sical volume, lowering system can consume and raised the vivid and credibility of the system.Keywords FPGA, the music rhythm occurrence machine mold piece, music translates the code electric circuit mold piece and the number controls the Pin mold of cent a pieceII/27目錄摘 要 .IABSTRACT .II1 引言.11.1 ASI

10、C 技術(shù) .11.2可編程專用集成電路 ASIC .11.2.1概述 .11.2.2主要特點(diǎn) .11.2.3發(fā)展前景 .21.3 EDA 技術(shù) .21.3.1概述 .21.3.2EDA 技術(shù)的發(fā)展趨勢.22 樂曲演奏系統(tǒng)設(shè)計(jì)原理分析.32.1樂曲演奏基本要求.32.2樂曲演奏原理 .33 系統(tǒng)硬件設(shè)計(jì) .63.1 FPGA 的介紹 .63.1.1FPGA 的基本結(jié)構(gòu) .63.1.2Altera 公司的 FPGA.63.2 FLEX 系列的結(jié)構(gòu)特點(diǎn) .73.2.1概述 .73.2.2FLEX 的特點(diǎn) .74 樂曲硬件演奏電路的層次化設(shè)計(jì)方案 .84.1音樂節(jié)拍發(fā)生器 NT.84.2音符譯碼電路

11、TOTEABS .13T模塊4.3ONE ABA.15數(shù)控分頻模塊 S設(shè)計(jì)PEAKERA4.4樂曲硬件演奏電路的頂層設(shè)計(jì)和仿真.17總 結(jié) .20致 謝 .21參考文獻(xiàn).22附 錄 .23III / 271 引言1.1 ASIC 技術(shù)ASIC （Application Specific Integrated Circuits ）專用集成電路，與通用集成電路相比，它是面向?qū)ｉT用途的電路，以此區(qū)別于標(biāo)準(zhǔn)邏輯（Standard Logic）、通用寄存器、通用微處理器等電路。 ASIC 是相對(duì)于通用集成電路而言的，兩者并無明顯界限。 ASIC 的提出和發(fā)展說明集成電路進(jìn)入了一個(gè)新的階段， 通用的、標(biāo)準(zhǔn)

12、的集成電路已不能完全適應(yīng)電子系統(tǒng)的急劇變化和更新?lián)Q代。目前，ASIC在總的 IC 市場中的占有率已大大提高。 與通用集成電路相比， ASIC 在構(gòu)成電子系統(tǒng)時(shí)具有以下幾個(gè)方面的優(yōu)越性：(1) 提高了產(chǎn)品的可靠性。用了 ASIC 芯片進(jìn)行系統(tǒng)合成后，外部連線減少，為調(diào)試和維修帶來了極大地方便，系統(tǒng)可靠性明顯提高。(2) 易于獲得高性能。 ASIC 針對(duì)專門的用途而特別設(shè)計(jì)，它是系統(tǒng)設(shè)計(jì)、電路設(shè)計(jì)和工藝設(shè)計(jì)的緊密結(jié)合， 這是一體化的設(shè)計(jì)有利于得到前所未有的高性能系統(tǒng)。(3) 可增強(qiáng)產(chǎn)品的保密性和競爭力。電子產(chǎn)品中的 ASIC 芯片對(duì)用戶來說相當(dāng)于一個(gè)“黑盒子”。(4) 在大批量應(yīng)用時(shí)，可顯著降低產(chǎn)

13、品的綜合成本。用ASIC 來設(shè)計(jì)和生產(chǎn)產(chǎn)品大幅度減少了印刷電路板面積及其他元器件數(shù)量，降低了裝配調(diào)試費(fèi)用。(5)提高了產(chǎn)品的工作速度。(6)縮小了體積，減輕了重量，降低了功耗。1.2 可編程專用集成電路ASIC概述可編程 ASIC 包括簡單可編程 ASIC 和復(fù)雜可編程 ASIC ?，F(xiàn)場可編程 ASIC 主要是指現(xiàn)場可編程門陣列 FPGA,它是與傳統(tǒng) PLD 不同的一類可編程 ASIC。它類似于半定制門陣列的通用結(jié)構(gòu)， 即由邏輯功能排列成的陣列組成， 并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)所需的設(shè)計(jì)。從某種意義上說， FPGA 是一種將門陣列的通用結(jié)構(gòu)與 PLD 的現(xiàn)場可編程性融于一體的

14、新型器件，具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、產(chǎn)品上市快等多方面的優(yōu)點(diǎn)。主要特點(diǎn)1.縮短了研發(fā)周期2.降低了設(shè)計(jì)成本1/273.提高了設(shè)計(jì)靈活性發(fā)展前景1.為了迎接系統(tǒng)級(jí)芯片時(shí)代，向密度更高、速度更快、頻帶更寬的百萬門方向發(fā)展2.向系統(tǒng)內(nèi)可重構(gòu)的方向發(fā)展3.向高速可預(yù)測延時(shí)器件的方向發(fā)展4.向混合可編程技術(shù)方向發(fā)展5.為了方便用戶設(shè)計(jì)和特殊功能應(yīng)用，向嵌入通用或標(biāo)準(zhǔn)功能模塊方向發(fā)展6.為了適應(yīng)全球環(huán)保潮流，向低電壓低功耗的綠色元件方向發(fā)展1.3 EDA 技術(shù)概述EDA(Electronic Design Automation) 即電子設(shè)計(jì)自動(dòng)化， EDA 技術(shù)指的是以計(jì)算機(jī)硬件和系統(tǒng)軟

15、件為基本工作平臺(tái)， 繼承和借鑒前人在電路和系統(tǒng)、 數(shù)據(jù)庫、圖形學(xué)、圖論和拓?fù)溥壿嫛?計(jì)算數(shù)學(xué)、優(yōu)化理論等多學(xué)科的最新科學(xué)技術(shù)成果而研制成的商品化通用支撐軟件和應(yīng)用程序包。 EDA 旨在幫助電子工程師在計(jì)算機(jī)上完成電路的功能設(shè)計(jì)、邏輯設(shè)計(jì)、性能分析、時(shí)序測試直至 PCB（印刷電路板）的自動(dòng)設(shè)計(jì)。EDA 技術(shù)基本特征：1.“自頂向下”的設(shè)計(jì)方法2.硬件描述語言3.邏輯綜合優(yōu)化4.開放性和標(biāo)準(zhǔn)化5.庫（ Library ）的引入技術(shù)的發(fā)展趨勢1. 軟件開發(fā)工具的發(fā)展趨勢(1)具有混合信號(hào)處理能力的EDA 工具(2).有效的仿真工具的發(fā)展(3).理想的設(shè)計(jì)綜合工具的開發(fā)2.可編程器件的發(fā)展趨勢3.輸入

16、方式發(fā)展趨勢(1).輸入方式簡便化趨勢(2).輸入方式高效化和統(tǒng)一化趨勢2/272 樂曲演奏系統(tǒng)設(shè)計(jì)原理分析2.1 樂曲演奏基本要求利用 FPGA,設(shè)計(jì)一個(gè)樂曲硬件演奏電路。演奏時(shí)可選擇鍵盤輸入樂曲或者已存入的樂曲，并配以一個(gè)小揚(yáng)聲器。樂曲的 12 平均率規(guī)定： 每 2 個(gè)八度音 ( 如簡譜中的中音 1 與高音 1) 之間的頻率相差 1 倍。在 2 個(gè)八度音之間，又可分為 12 個(gè)半音，每 2 個(gè)半音的頻率比為 12/2 。另外，音符 A(簡譜中的低音 6) 的頻率為440Hz，音符 B 到 C 之間、 E 到 F 之間為半音，其余為全音。由此可以計(jì)算出簡譜中從低音 l 至高音 1 之間每個(gè)音

17、符的頻率。 設(shè)計(jì)音符查找表電路模塊， 時(shí)鐘模塊，數(shù)控分頻器模塊，音樂節(jié)拍產(chǎn)生模塊電路。任意選擇歌曲進(jìn)行設(shè)計(jì)，并加前奏 5353111。2.2 樂曲演奏原理聲音的頻譜范圍一般在幾十到幾千赫茲，利用程序來控制 FPGA芯片某個(gè)引腳輸出一定頻率的矩形波， 接上揚(yáng)聲器就能發(fā)出相應(yīng)頻率的聲音。 樂曲中的每一個(gè)音符對(duì)應(yīng)著一個(gè)確定的頻率，因此， 要想發(fā)出不同音符的音調(diào)， 只要能控制輸出相應(yīng)音符的頻率即可。 樂曲都是由一連串的音符組成， 因此按照樂曲的樂譜依次輸出這些音符所對(duì)應(yīng)的頻率，就可以往揚(yáng)聲器上連續(xù)地發(fā)出各個(gè)音符的音調(diào) 。而要準(zhǔn)確地演奏出一首樂曲，僅僅讓揚(yáng)聲器能夠發(fā)聲是不夠的，還必須準(zhǔn)確地控制樂曲的節(jié)奏

18、，即每個(gè)音符的持續(xù)時(shí)間， 也就是節(jié)拍。 設(shè)計(jì)的關(guān)鍵是要準(zhǔn)確地產(chǎn)生樂曲中每個(gè)音符的發(fā)音頻率，并根據(jù)樂曲要求按音符需要的節(jié)拍輸出，這是樂曲能夠演奏的兩個(gè)關(guān)鍵因素， 但是以純硬件完成演奏電路比利用微處理器來實(shí)現(xiàn)樂曲演奏要復(fù)雜的多， 如果不憑借 EDA工具和硬件描述語言， 憑借傳統(tǒng)的數(shù)字邏輯技術(shù)， 即使最簡單的演奏電路也難以實(shí)現(xiàn)。 樂曲硬件演奏電路系統(tǒng)主要有數(shù)控分頻器和樂曲存儲(chǔ)模塊組成。數(shù)控分頻器對(duì) FPGA的基準(zhǔn)頻率進(jìn)行分頻，得到與各個(gè)音階對(duì)應(yīng)的頻率輸出。樂曲存儲(chǔ)模塊產(chǎn)生節(jié)拍控制和音階選擇信號(hào)，即在此模塊中可存放一個(gè)樂曲曲譜真值表，由一個(gè)計(jì)數(shù)器來控制此真值表的輸出，而由計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)作為樂曲節(jié)

19、拍控制信號(hào)。 樂曲演奏電路的結(jié)構(gòu)框圖如下所示：3/27基準(zhǔn)時(shí)鐘時(shí)鐘電路數(shù)控分頻器電路模式選擇音樂節(jié)拍產(chǎn)生電路查符查表電路手動(dòng)輸入圖 2.1樂曲演奏電路結(jié)構(gòu)方框圖（ 1） 音名與頻率的關(guān)系音樂的 12 平均率規(guī)定：每 2 個(gè)八度音 ( 如簡譜中的中音 1 與高音 1) 之間的頻率相差 1 倍。在 2 個(gè)八度音之間，又可分為 12 個(gè)半音，每 2 個(gè)半音的頻率比為 12/2 。另外，音符 A(簡譜中的低音 6) 的頻率為 440Hz，音符 B 到 C 之間、 E到 F 之間為半音， 其余為全音。由此可以計(jì)算出簡譜中從低音 l 至高音 1 之間每個(gè)音符的頻率。如表 2.1 所示：表 2.1 簡譜中的

20、音名與頻率的關(guān)系音名頻率 /Hz音名頻率 /Hz音名頻率 /Hz低音 1261.3中音 1532.25高音 11046.50低音 2293.67中音 2587.33高音 27046.50低音 3329.63中音 3659.25高音 31318.51低音 4349.23中音 4698.46高音 41396.92低音 5391.99中音 5783.99高音 51567.98低音 6440中音 6880高音 61760低音 7493.88中音 7987.76高音 71975.52由于音階頻率多為非整數(shù)，而分頻系數(shù)又不能為小數(shù)，故必須將得到的分頻系數(shù)四舍五入取整。若基準(zhǔn)頻率過低，則由于分頻系數(shù)過小，四

21、舍五入取整后的誤差較大，若基準(zhǔn)頻率過高，雖然誤碼差變小，但分頻結(jié)構(gòu)將變大。實(shí)際的設(shè)計(jì)應(yīng)綜合考慮兩方面的因素，在盡量減小頻率誤差的前提下取舍合適的基準(zhǔn)頻率。本例中選取 4MHz 的基準(zhǔn)頻率，若無 4MHz 的時(shí)鐘頻率，實(shí)際上， 只要各個(gè)音名間的相對(duì)頻率關(guān)系不變， C 作 1 與 D 作 1 演奏出的音樂聽起來都不會(huì)“走調(diào)”。各音階頻率計(jì)相應(yīng)的分頻系數(shù)如表 2.2 所示。為了減少輸出的偶次諧波分量，最后輸出到揚(yáng)聲器的波形應(yīng)為對(duì)稱方波， 因此在到達(dá)揚(yáng)聲器之前， 又一個(gè) 2 分頻的分頻器。表 2.2 中的分頻系數(shù)就是從 4MHz 頻率 2 分頻得到的 2MHz 頻率基礎(chǔ)4/27上計(jì)算得出的。表 2.2

22、各音階頻率對(duì)應(yīng)的分頻值音名分頻系初始值音名分頻系初始值音名分頻系初始值數(shù)數(shù)數(shù)低音 17644547中音 138224369高音 119116280低音 268101381中音 234054786高音 212706921低音 360672124中音 330345157高音 315176674低音 457272464中音 428645327高音 414326759低音 551023089中音 525515640高音 512566935低音 645453646中音 622735918高音 611377054低音 740504141中音 720256166高音 710137178由于最大分頻系數(shù)為 7

23、644，故采用 13 位二進(jìn)制計(jì)數(shù)器已能滿足分頻要求。在表 2-2 中，除了給出了分頻比以外，給出了對(duì)應(yīng)于各個(gè)音階頻率時(shí)計(jì)數(shù)器不同的初始值，對(duì)于樂曲中的休止符，要將分頻系數(shù)設(shè)為 0，即初始值為 8191 即可，此時(shí)揚(yáng)聲器將不會(huì)發(fā)聲。對(duì)于不同的分頻系數(shù)， 加載不同的初始值即可。 用加載初始值而不是將分頻輸出譯碼反饋， 可以有效地減少成本設(shè)計(jì)占用可編程邏輯器件的資源，也是同步計(jì)數(shù)器地一個(gè)常用設(shè)計(jì)技巧。（ 2）控制音長的節(jié)拍發(fā)生器該演奏電路演奏的樂曲是“梁?！逼?，其最小的節(jié)拍為1 拍。將 1 拍的時(shí)長定為 0.25s，則只需要再提供一個(gè)4Hz 的時(shí)鐘頻率即可產(chǎn)生1 拍的時(shí)長，演奏的時(shí)間控制通過RO

24、M 查表的方式來完成。對(duì)于占用時(shí)間較長的節(jié)拍（一定是拍的整數(shù)倍），如全音符為 4 拍(重復(fù) 4)， 2/4 音符為 2 拍（重復(fù) 2）， 1/4 音符為 1 拍（重復(fù) 1）。要求演奏時(shí)能循環(huán)進(jìn)行， 因此需另外設(shè)置一個(gè)時(shí)長計(jì)數(shù)器， 當(dāng)樂曲演奏完成時(shí)，保證能自動(dòng)從頭開始演奏。該計(jì)數(shù)器控制真值表按順序輸出簡譜。5/273 系統(tǒng)硬件設(shè)計(jì)用 EDA 設(shè)計(jì)的音樂演奏電路主要用到了現(xiàn)場可編程門陣列（ FPGA）。3.1 FPGA 的介紹現(xiàn)場可編程門陣列（ FPGA）在結(jié)構(gòu)上由邏輯功能塊排列為陣列，并由可編程的內(nèi)部連線連接這些功能塊，來實(shí)現(xiàn)一定的邏輯功能。 FPGA 的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定，在工作時(shí)，

25、這些配置數(shù)存放在片內(nèi)的 SRAM 或者熔絲圖上。使用 SRAM 的 FPGA，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置可以存放在片外的 EPROM 或其他存儲(chǔ)體上， 人們可以控制加載過程， 在現(xiàn)場修改器件的邏輯功能。 FPGA 可以替代其他 PLD 器件或者各種中小規(guī)模數(shù)字邏輯芯片在數(shù)字系統(tǒng)中廣泛應(yīng)用。 FPGA 也是實(shí)現(xiàn)各種不同邏輯功能 ASIC 的有效方法。 FPGA 是進(jìn)行原型設(shè)計(jì)最理想的載體， 原型機(jī)的最初框架和是實(shí)現(xiàn)通過 FPGA 驗(yàn)證，可以降低成本、縮短開發(fā)周期。利用 FPGA 的可重配置功能，可以在使用過程中，在不改變設(shè)計(jì)的設(shè)備的硬件電路情況下，改變設(shè)備功能。的基本結(jié)構(gòu)FPG

26、A 在結(jié)構(gòu)上包含3 類結(jié)構(gòu)可編程資源：可編程邏輯功能模塊（ Configurable Logic Block, CLB ）,可編程 I/O 塊（ I/O Block, IOB ）和可編程互連（Interconnect Resource, IR）?？删幊踢壿嫻δ苣K是實(shí)現(xiàn)用戶功能的基本單元，它們通常排列成一個(gè)陣列，散布于整個(gè)芯片；可編程 I/O 塊完成芯片上邏輯與外部封裝的接口， 常陣列于芯片四周， 可編程內(nèi)部互聯(lián)包括各種長度的線段和編程連接開關(guān)，它們將各個(gè)可編程邏輯塊或 I/O 塊連接起來，構(gòu)成特定功能的電路。不同廠家生產(chǎn)的 FPGA 在可編程邏輯功能塊的規(guī)模、 內(nèi)部互連線的結(jié)構(gòu)和采用的可編程

27、元件上存在較大的差異。較常用的是 Xilinx 和 Altera 公司的 FPGA 器件。常見的 FPGA 結(jié)構(gòu)主要有：查找表結(jié)構(gòu)、多路開關(guān)結(jié)構(gòu)、多級(jí)與非門結(jié)構(gòu)。公司的 FPGAAltera 公司的 FPGA 器件采用鋼鋁布線的先進(jìn) CMOS 技術(shù)，具有非常低的功耗和相當(dāng)高的速度， 而且采用連續(xù)式互連結(jié)構(gòu)， 提供快速的、連續(xù)的信號(hào)延遲。 Altera 器件密度從 3004000000門，能很容易的集成現(xiàn)有的各種邏輯器件，高集成度的 FPGA 提供更高的系統(tǒng)性能，更高的可靠性，更高的性能價(jià)格比。Altera 公司的 FPGA 產(chǎn)品有： FLEX6000/8000/10K 、 APEX20K 、A

28、CEX1K 、 Mercury 、Excalibur 和 Stratix 等系列。不同型號(hào)的 Altera 公司的 FPGA 具有不同的內(nèi)部結(jié)構(gòu)，靈活邏輯單元矩陣、6/27ACEX1K系列器件采用查找表結(jié)構(gòu)來實(shí)現(xiàn)邏輯功能；先進(jìn)可編程邏輯陣列（ APEX ）系列器件的結(jié)構(gòu)特征是查找表（ LUT ）和嵌入式寄存器； Mercury 系列器件基于查找表結(jié)構(gòu)，其特征是具有時(shí)鐘數(shù)據(jù)恢復(fù)和一個(gè)性能優(yōu)化的核；Excalibur 的結(jié)果特征是基于 ARM 和基于 MIPS 的硬核微處理器。 每種器件系列針對(duì)具體的應(yīng)用都具有各自的特點(diǎn)。3.2 FLEX 系列的結(jié)構(gòu)特點(diǎn)概述FLEX 系列是 Altera 公司推出

29、的主流產(chǎn)品，具有高密度、在線配置、高速度與連續(xù)式布線結(jié)構(gòu)等特點(diǎn)。它的集成度達(dá)到了 10 萬門級(jí)，而且，它還是業(yè)界首次集成了嵌入式陣列模塊 EAB 的芯片。5392 個(gè)寄存器；采用 0.5umCMOS SRAM 工藝制造；具有在系統(tǒng)可配置特性；在所有 I/O 端口中有 I/O 寄存器； 3.3V 或5.0V 工作模式。所謂 EAB ，實(shí)際上是一種大規(guī)模的 SRAM 資源，它可以方便地被設(shè)置為 RAM 、ROM 、 FIFO 以及雙口 RAM 等存儲(chǔ)器。 EAB 的出現(xiàn)極大地拓展了 PLD 芯片的應(yīng)用領(lǐng)域。的特點(diǎn)（ 1）高密度，典型門數(shù)達(dá) 10000250000，邏輯單元數(shù)為 57612160.（

30、 2）功能更強(qiáng)大的 I/O 口引腳，每一個(gè)引腳都是獨(dú)立的三態(tài)門結(jié)構(gòu)，具有可編程的速率控制。（ 3）嵌入式陣列塊（ EAB ），每個(gè) EAB 提供 2K 比特位，可用來作存儲(chǔ)器使用或用來實(shí)現(xiàn)邏輯功能。（ 4）邏輯單元采用查找表（ LUT ）結(jié)構(gòu)。（ 5）采用連續(xù)式的快速通道互連，可精確預(yù)測信號(hào)在器件內(nèi)部的延時(shí)。（ 6）實(shí)現(xiàn)快速加法器和計(jì)數(shù)器的專用進(jìn)位鏈。（ 7）實(shí)現(xiàn)高速、多輸入邏輯函數(shù)的專用級(jí)聯(lián)鏈。FLEX10K 系列器件提供六個(gè)專用輸入引腳，驅(qū)動(dòng)觸發(fā)器的控制輸入，以保證高速、低擺率控制信號(hào)的有效分配。這些信號(hào)使用專用布線通道。 4 個(gè)全局信號(hào)可由 4 個(gè)專用的輸入引腳驅(qū)動(dòng)， 也可由內(nèi)部邏輯驅(qū)動(dòng)

31、， 后者可提供分頻信號(hào)或內(nèi)部異步清零信號(hào)。7/274 樂曲硬件演奏電路的層次化設(shè)計(jì)方案根據(jù)層次化的設(shè)計(jì)思路， 可把樂曲硬件演奏電路分為 3 個(gè)模塊，音樂節(jié)拍發(fā)生器 NoteTabs模塊 ,音符譯碼電路 ToneTaba模塊，數(shù)控分頻模塊（ Speakera）。4.1 音樂節(jié)拍發(fā)生器NoteTabs該模塊將利用 FPGA 的片內(nèi) ROM 存放樂曲簡譜真值表， 有一個(gè)二進(jìn)制計(jì)數(shù)器為樂曲數(shù)據(jù)存儲(chǔ)器 ROM 的地址發(fā)生器。該計(jì)數(shù)器的計(jì)數(shù)頻率為 4HZ ，即每一個(gè)數(shù)值的停留時(shí)間為 0.25S，隨著 NoteTabs 中計(jì)數(shù)器按 4HZ的時(shí)鐘頻率做加法計(jì)數(shù)時(shí)，即隨地址增加時(shí)，樂曲數(shù)據(jù)存儲(chǔ)器 ROM 中的音

32、符數(shù)據(jù)，將從 ROM 中的輸出口輸向音符譯碼電路 ToneTabas，所以所存的樂曲就自然的演奏起來。其 VHDL 源程序如下：LIBRARY IEEE;ENTITY NoteTabs ISPORT ( clk: IN STD_LOGIC;ToneIndex : OUT INTEGER RANGE 0 TO 15);END;ARCHITECTURE one OF NoteTabs ISSIGNAL Counter : INTEGER RANGE 0 TO 146;BEGINCNT8 : PROCESS(clk)BEGINIF Counter = 146 THENCounter <= 0;

33、ELSIF (clk'EVENT AND clk = '1') THENCounter <= Counter + 1;END IF;END PROCESS;Search : PROCESS(Counter)BEGINCASE Counter IS - 譯碼器，查歌曲的樂譜表，查表結(jié)果為音調(diào)表的索引值 WHEN 00 => ToneIndex <=5;WHEN 01 => ToneIndex <= 3;WHEN 02 => ToneIndex <= 5;WHEN 03 => ToneIndex <= 3;WHEN 04

34、 => ToneIndex <= 1;WHEN 05 => ToneIndex <=1;WHEN 06 => ToneIndex <= 1;WHEN 07 => ToneIndex <= 3;WHEN 08 => ToneIndex <= 3;8/27WHEN 09 => ToneIndex <= 5;WHEN 10 => ToneIndex <= 5;WHEN 11 => ToneIndex <= 5;WHEN 12 => ToneIndex <= 6;WHEN 13 => To

35、neIndex <= 8;WHEN 14 => ToneIndex <= 8;WHEN 15 => ToneIndex <= 8;WHEN 16 => ToneIndex <= 9;WHEN 17 => ToneIndex <= 6;WHEN 18 => ToneIndex <= 8;WHEN 19 => ToneIndex <= 5;WHEN 20 => ToneIndex <= 5;WHEN 21 => ToneIndex <= 12;WHEN 22 => ToneIndex <

36、;= 12;WHEN 23 => ToneIndex <= 12;WHEN 24 => ToneIndex <= 15;WHEN 25 => ToneIndex <= 13;WHEN 26 => ToneIndex <= 12;WHEN 27 => ToneIndex <= 10;WHEN 28 => ToneIndex <= 12;WHEN 29=> ToneIndex <= 9;WHEN 30 => ToneIndex <= 9;WHEN 31 => ToneIndex <= 9;W

37、HEN 32 => ToneIndex <= 9;WHEN 33 => ToneIndex <= 9;WHEN 34 => ToneIndex <= 9;WHEN 35 => ToneIndex <= 9;WHEN 36 => ToneIndex <= 0;WHEN 37 => ToneIndex <= 9;WHEN 38 => ToneIndex <= 9;WHEN 39 => ToneIndex <= 9;WHEN 40 => ToneIndex <= 10;WHEN 41 =>

38、; ToneIndex <= 7;WHEN 42 => ToneIndex <= 7;WHEN 43 => ToneIndex <= 6;WHEN 44 => ToneIndex <= 6;WHEN 45 => ToneIndex <= 5;WHEN 46 => ToneIndex <= 5;WHEN 47 => ToneIndex <= 5;WHEN 48 => ToneIndex <= 6;WHEN49 => ToneIndex <= 8;WHEN 50 => ToneIndex &

39、lt;= 8;WHEN 51 => ToneIndex <= 9;WHEN 52 => ToneIndex <= 9;9/27WHEN 53 => ToneIndex <=3;WHEN 54 => ToneIndex <= 3;WHEN 55 => ToneIndex <= 8;WHEN 56 => ToneIndex <= 8;WHEN 57 => ToneIndex <= 6;WHEN 58 => ToneIndex <= 5;WHEN 59 => ToneIndex <= 6;WH

40、EN 60 => ToneIndex <= 8;WHEN 61 => ToneIndex <= 8;WHEN 62 => ToneIndex <= 5;WHEN 63 => ToneIndex <= 5;WHEN 64 => ToneIndex <= 5;WHEN 65 => ToneIndex <= 5;WHEN 66 => ToneIndex <= 5;WHEN 67 => ToneIndex <= 5;WHEN 68 => ToneIndex <=5;WHEN 69 => T

41、oneIndex <= 5;WHEN 70 => ToneIndex <= 10;WHEN 71 => ToneIndex <= 10;WHEN 72 => ToneIndex <= 10;WHEN 73 => ToneIndex <= 12;WHEN 74 => ToneIndex <= 7;WHEN 75 => ToneIndex <= 7;WHEN 76 => ToneIndex <= 9;WHEN 77 => ToneIndex <= 9;WHEN 78 => ToneIndex

42、 <= 6;WHEN 79 => ToneIndex <= 8;WHEN 80 => ToneIndex <= 5;WHEN 81 => ToneIndex <= 5;WHEN 82 => ToneIndex <= 5;WHEN 83 => ToneIndex <= 5;WHEN 84 => ToneIndex <= 5;WHEN 85 => ToneIndex <= 5;WHEN 86 => ToneIndex <= 3;WHEN 87 => ToneIndex <= 5;WHE

43、N 88 => ToneIndex <= 3;WHEN 89 => ToneIndex <= 3;WHEN 90 => ToneIndex <= 5;WHEN 91 => ToneIndex <= 6WHEN 92 => ToneIndex <=7;WHEN 93 => ToneIndex <=9;WHEN 94 => ToneIndex <= 6;WHEN 95 => ToneIndex <= 6;WHEN 96 => ToneIndex <= 6;10/27WHEN 97 =>

44、 ToneIndex <= 6;WHEN 98 => ToneIndex <= 6;WHEN 99 => ToneIndex <= 6;WHEN 100 => ToneIndex <= 5;WHEN 101 => ToneIndex <= 6;WHEN 102 => ToneIndex <= 8;WHEN 103 => ToneIndex <= 8;WHEN 104 => ToneIndex <= 8;WHEN 105 => ToneIndex <= 9;WHEN 106 => ToneIndex <= 12;WHEN 107 => ToneIndex <= 12;WHEN 108 => ToneIndex <= 12;WHEN 109 => ToneIndex <= 10;WHEN 110 => ToneIndex <= 9;WHEN 111 => ToneIndex <= 9;WHEN 112 => ToneIndex <=10;WHEN 113 => ToneIndex <= 9;WHEN 114 => ToneIn