數(shù)字式競(jìng)賽搶答器

1、EDA設(shè)計(jì)論文設(shè)計(jì)題目：兩路數(shù)字式競(jìng)賽搶答器專業(yè)班級(jí)：2013級(jí)電氣1班姓名學(xué)號(hào)：申偉良2013511115姓名學(xué)號(hào)：關(guān)代飛2013509166姓名學(xué)號(hào)：孫青碩2013509178指導(dǎo)教師：郭天圣設(shè)計(jì)時(shí)間：2016.01.04-2016.01.13機(jī)械電氣工程學(xué)院電氣工程系目錄EDA實(shí)訓(xùn)成績(jī)記錄單 . 3摘要 . 6一、 緒論 7 1.1 EDA技術(shù) 1.2 硬件描述語言Verilog HDL1.3 Verilog HDL的設(shè)計(jì)流程二、設(shè)計(jì)過程 102.1 系統(tǒng)設(shè)計(jì)要求2.2 系統(tǒng)設(shè)計(jì)方案三、主要模塊程序 103.1 D觸發(fā)器3.2 搶答模塊3.3 顯示模塊四、各模塊原理圖 13五、總結(jié) 16

2、六、參考文獻(xiàn) 17七、致謝 19EDA實(shí)訓(xùn)成績(jī)記錄表姓名： 班級(jí)： 學(xué)號(hào)： 時(shí)間： 序號(hào)項(xiàng)目得分說明 得分備注1實(shí)體電路1、完成(30分) 2、未完成（15分）2設(shè)計(jì)文件1、完成（20分） 2、未完成（5分）3設(shè)計(jì)類別1、圖形輸入法（8分） 2、文本輸入法（10分）3、未完成（0分）4操作類問題1、回答正確（20分）2、回答錯(cuò)誤（0分）5理論性問題1、回答正確（20分）2、回答錯(cuò)誤（0分）備注：1、 答辯時(shí)間為一個(gè)人5分鐘左右，以小組為單位2、回答問題和演示實(shí)驗(yàn)過程不能交流 3、前三項(xiàng)小組每個(gè)人分?jǐn)?shù)一致4、每個(gè)小組回答問題最佳者，額外加5分5、最后成績(jī)轉(zhuǎn)化為等級(jí)計(jì)分EDA實(shí)訓(xùn)成績(jī)記錄表姓名：

3、班級(jí)： 學(xué)號(hào)： 時(shí)間： 序號(hào)項(xiàng)目得分說明 得分備注1實(shí)體電路1、完成(30分) 2、未完成（15分）2設(shè)計(jì)文件1、完成（20分） 2、未完成（5分）3設(shè)計(jì)類別1、圖形輸入法（8分） 2、文本輸入法（10分）3、未完成（0分）4操作類問題1、回答正確（20分）2、回答錯(cuò)誤（0分）5理論性問題1、回答正確（20分）2、回答錯(cuò)誤（0分）備注：1、答辯時(shí)間為一個(gè)人5分鐘左右，以小組為單位2、回答問題和演示實(shí)驗(yàn)過程不能交流 3、前三項(xiàng)小組每個(gè)人分?jǐn)?shù)一致4、每個(gè)小組回答問題最佳者，額外加5分5、最后成績(jī)轉(zhuǎn)化為等級(jí)計(jì)分EDA實(shí)訓(xùn)成績(jī)記錄表姓名： 班級(jí)： 學(xué)號(hào)： 時(shí)間： 序號(hào)項(xiàng)目得分說明 得分備注1實(shí)體電路1

4、、完成(30分) 2、未完成（15分）2設(shè)計(jì)文件1、完成（20分） 2、未完成（5分）3設(shè)計(jì)類別1、圖形輸入法（8分） 2、文本輸入法（10分）3、未完成（0分）4操作類問題1、回答正確（20分）2、回答錯(cuò)誤（0分）5理論性問題1、回答正確（20分）2、回答錯(cuò)誤（0分）備注：1、答辯時(shí)間為一個(gè)人5分鐘左右，以小組為單位2、回答問題和演示實(shí)驗(yàn)過程不能交流 3、前三項(xiàng)小組每個(gè)人分?jǐn)?shù)一致4、每個(gè)小組回答問題最佳者，額外加5分5、最后成績(jī)轉(zhuǎn)化為等級(jí)計(jì)分20摘 要搶答器是在競(jìng)賽、文體娛樂活動(dòng)（搶答活動(dòng)）中，能準(zhǔn)確、公正、直觀地判斷出搶答者的機(jī)器。電子搶答器的中心構(gòu)造一般都是由搶答器由單片機(jī)以及外圍電路組

5、成。本設(shè)計(jì)是以四路搶答為基本概念。從實(shí)際應(yīng)用出發(fā),利用電子設(shè)計(jì)自動(dòng)化( EDA)技術(shù),用可編程邏輯器件設(shè)計(jì)具有擴(kuò)充功能的搶答器。它以Verilog HDL硬件描述語言作為平臺(tái)，結(jié)合動(dòng)手實(shí)驗(yàn)而完成的。它的特點(diǎn)是電路簡(jiǎn)單、制作方便、操作簡(jiǎn)單、方便、性能可靠，實(shí)用于多種智力競(jìng)賽活動(dòng)。本搶答器的電路主要有兩部分組成：鑒別鎖存電路、顯示模塊的電路，并利用Quartus II工具軟件完成了Verilog HDL源程序編寫和硬件下載。這個(gè)搶答器設(shè)計(jì)基本上滿足了實(shí)際比賽應(yīng)用中的各種需要。在實(shí)際中有很大的用途。關(guān)鍵詞：搶答器 Quartus II Verilog HDL1緒論硬件描述語言 Hardware De

6、scription Language 是硬件設(shè)計(jì)人員和電子設(shè)計(jì)自動(dòng)化 EDA 工具之間的界面。其主要目的是用來編寫設(shè)計(jì)文件，建立電子系統(tǒng)行為級(jí)的仿真模型。即利用計(jì)算機(jī)的巨大能力對(duì)用 Verilog HDL 或 VHDL 建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動(dòng)綜合以生成符合要求且在電路結(jié)構(gòu)上可以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表 Netlist，根據(jù)型仿真驗(yàn)證無誤后用于制造ASIC芯片或?qū)懭?EPLD 和 FPGA 器件中。Verilog HDL是一種硬件描述語言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、

7、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。 Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由GDA(Gateway Design Automation)公司的PhilMoorby在1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個(gè)仿真與驗(yàn)證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時(shí)序分析工具。1985年Moorby推出它的第三個(gè)商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENCE公司收購了GDA公司，使得Verilog HDL成為了該公司的獨(dú)家專利。1990年CADENCE公司公開發(fā)表了Ver

8、ilog HDL,并成立LVI組織以促進(jìn)Verilog HDL成為IEEE標(biāo)準(zhǔn)，即IEEE Standard 1364-1995. Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。開發(fā)工具簡(jiǎn)介11  EDA技術(shù) EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）的縮寫，在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)

9、算機(jī)輔助制造（CAM）、計(jì)算機(jī)輔助測(cè)試（CAT）和計(jì)算機(jī)輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在EDA軟件平臺(tái)上，用硬件描述語言HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成?，F(xiàn)在對(duì)EDA

10、的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測(cè)試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。12  硬件描述語言Verilog HDL Verilog HDL 是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是 1983 年由 GDA （ GateWay Design Automation ）公司的 Phil Moorby 首創(chuàng)的。 Phil Moorby 后來成為 Verilog XL 的主要設(shè)計(jì)者和 Caden

11、ce 公司（ Cadence Design System ）的第一個(gè)合伙人。在 1984-1985 年間， Phil Moorby 設(shè)計(jì)出第一個(gè)名為 Verilog-XL 的仿真器； 1986 年，他對(duì) Verilog HDL 的發(fā)展又一次作出了巨大貢獻(xiàn) 提出了用于快速門級(jí)仿真的 XL 算法。隨著 Verilog-XL 算法的成功， Verilog HD 語言得到迅速發(fā)展。 1989 年， Cadence 公司收購 GDA 公司， Verilog HDL 語言成為了 Cadence 公司的私有財(cái)產(chǎn)。 1990 年， Cadence 公司決定公開 Verilog HDL 語言，并成立了 OVI

12、（ Open Verilog International ）組織，并負(fù)責(zé)促進(jìn) Verilog HDL 語言的發(fā)展?；?Verilog HDL 的優(yōu)越性， IEEE 于 1995 年制定了 Verilog HDL 的 IEEE 標(biāo)準(zhǔn)，即 Verilog HDL1364-1995 ； 2001 年發(fā)布了 Verilog HDL1364-2001 標(biāo)準(zhǔn)。13 Verilog HDL 的設(shè)計(jì)流程 一般是：1 文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的 HDL 編輯環(huán)境。通常 Verilog HDL 文件保存為 .v 文件。2 功能仿真：將文件調(diào)入 HDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能

13、是否正確（也叫前仿真，對(duì)簡(jiǎn)單的設(shè)計(jì)可以跳過這一步，只有在布線完成之后，才進(jìn)行時(shí)序仿真）。3 邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡(jiǎn)的布爾表達(dá)式。邏輯綜合軟件會(huì)生成 .edf （ EDIF ）的 EDA 工業(yè)標(biāo)準(zhǔn)文件。（最好不用 MAX+PLUS II 進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL 的子集）4 布局布線：將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到 CPLD/FPGA 內(nèi)。5 時(shí)序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序（也叫后仿真）。FPGA采用了邏輯單元陣列LCA（Logic Ce

14、ll Array）這樣一個(gè)新概念，內(nèi)部包括可配置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線（Interconnect）三個(gè)部分。FPGA的基本特點(diǎn)主要有：1）采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 -2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。3）FPGA內(nèi)部有豐富的觸發(fā)器和IO引腳。4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5) FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片

15、是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX公司的Virtex系列、TI公司的TPC系列、ALTERA公司的Stratix系列等。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要對(duì)片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時(shí)，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。當(dāng)需要修改FPGA功能時(shí)，只需

16、換一片EPROM即可。這樣，同一片F(xiàn)PGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此，F(xiàn)PGA的使用非常靈活。FPGA有多種配置模式：并行主模式為一片F(xiàn)PGA加一片EPROM的方式；主從模式可以支持一片PROM編程多片F(xiàn)PGA；串行模式可以采用串行PROM編程FPGA；外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對(duì)其編程。二、設(shè)計(jì)過程21  系統(tǒng)設(shè)計(jì)要求本設(shè)計(jì)的具體要求是： (1) 設(shè)計(jì)制作一個(gè)可容納兩組組參賽者的數(shù)字智力搶答器，每組設(shè)置一個(gè)搶答按鈕。(2) 電路具有第一搶答信號(hào)的鑒別和鎖存功能。在主持人按下開始按鈕后，若參加者按下?lián)尨痖_關(guān)，此時(shí)，數(shù)碼顯示管顯示搶答者的編

17、號(hào)。（3）當(dāng)主持人按下復(fù)位鍵時(shí),數(shù)碼顯示管顯示零。22   系統(tǒng)設(shè)計(jì)方案  根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕1、2、，系統(tǒng)清零信號(hào)CLR，系統(tǒng)時(shí)鐘信號(hào)CLK，系統(tǒng)的輸出信號(hào)有：兩個(gè)組搶答成功與否的信號(hào)由數(shù)碼顯示管顯示，第一搶答信號(hào)的鑒別和鎖存功能。  根據(jù)以上的分析，我們可將整個(gè)系統(tǒng)分為兩個(gè)主要模塊：搶答鑒別模塊和譯碼顯示模塊。 三、主要模塊程序3.1 D觸發(fā)器module dffnew(clk,q,d,hold);input clk,hold;input 1:0 d;output 1:0q;reg 1:0 q;alway

18、s (posedge clk)beginif(hold)q<=q;elseq<=d;endendmodule2.搶答模塊module qd (d,num,hold,start,clr);input clr,start;input 1:0 d;output 3:0 num;reg 7:0 num;output hold;reg hold;always (d or start)if(start)case (d)2'b10:begin num<=8'd1; hold<=1'b0; end2'b01:begin num<=8'd2;

19、 hold<=1'b0; enddefault: begin num<=8'd0; hold<=1'b1; endendcaseelse if (clr)begin num<=0; hold<=1'b1; endendmodule3、顯示模塊module seg7(clk,dataout,en,datain);input 7:0 datain;input clk;output6:0 dataout;output 1:0 en;/COM使能輸出reg6:0 dataout;/各段數(shù)據(jù)輸出reg1:0 en;reg15:0 cnt_sc

20、an;/掃描頻率計(jì)數(shù)器reg 3:0 dataout_buf;always(posedge clk )begin cnt_scan<=cnt_scan+1; endalways (cnt_scan)begin case(cnt_scan15) 1'b0 : en = 2'b10; 1'b1 : en = 2'b01; default : en = 2'b11; endcaseendalways(en) /對(duì)應(yīng)COM信號(hào)給出各段數(shù)據(jù)begin case(en) 2'b10: dataout_buf=datain7:4; 2'b01:

21、dataout_buf=datain3:0; default: dataout_buf=8; endcaseendalways(dataout_buf)begin case(dataout_buf) 4'b0000:dataout=7'b0111111; 4'b0001:dataout=7'b0000110; 4'b0010:dataout=7'b1011011; 4'b0011:dataout=7'b1001111; 4'b0100:dataout=7'b1100110; 4'b0101:dataout=

22、7'b1101101; 4'b0110:dataout=7'b1111101; 4'b0111:dataout=7'b0000111; 4'b1000:dataout=7'b1111111; 4'b1001:dataout=7'b1101111; default: dataout=7'b0001_000; endcaseendendmodule四、各模塊原理圖管腳圖D觸發(fā)器原理圖搶答模塊原理圖顯示模塊原理圖電路總原理圖 五、總結(jié)本次實(shí)訓(xùn)為期兩周，分組選題。由于種種原因，我們?nèi)齻€(gè)人選擇了3個(gè)人一組的題目。確定下題目后

23、，首先就是方案的確定。經(jīng)過老師的輔導(dǎo)、同學(xué)的幫助、翻閱相關(guān)資料，綜合各方面的考慮，最后確定用VerilogHDL來實(shí)現(xiàn)電子搶答器的功能。但是要了解搶答器的構(gòu)造，需要查看大量的英文資料，我并沒有氣餒，一個(gè)管腳一個(gè)管腳的對(duì)比，終于弄清楚了實(shí)現(xiàn)功能的大體思路。然后就是學(xué)習(xí)Verilog HDL語言，雖然以前學(xué)過，但是時(shí)間比較久了，差不多都忘了，用了幾天時(shí)間熟悉了Verilog HDL 源程序的編寫。最后是硬件的調(diào)試，這是個(gè)漫長的過程，最后我堅(jiān)持了下來。 通過這次實(shí)訓(xùn)，我對(duì)Verilog HDL有了深入的認(rèn)識(shí)。同時(shí)也對(duì)EDA產(chǎn)生了更加濃厚的興趣。本次實(shí)訓(xùn)，也檢驗(yàn)了自己的能力，加強(qiáng)了邏輯思維的能力，不過我也發(fā)現(xiàn)了自身存在的一些問題，比如在Quartus軟件的應(yīng)用上還有很多不成熟不理解的地方，但是相信在以后的學(xué)習(xí)生活中我可以很好的與予改正，取得更好的成績(jī)，也希望日后老師能不厭其