高速PCB布線拓撲

1、高速PCB布線拓撲走線的拓撲結構是指一個網(wǎng)絡的布線順序及布線結構。對于多負載的網(wǎng)絡，根據(jù)實際情況，選擇合適的布線拓撲結構并采取正確的地”端接方式很重要。通常情形下，PCB走線可以選用如圖所示的幾種拓撲結構。（1）點到點如圖2（a）所示的是點到點的拓撲結構，比較簡單，只要在驅動端或接收端進行適當 的阻抗匹配（通常情況下使用其中的一種就夠了，有的電路會出現(xiàn)要求同時使用兩種匹配的情況），便可以得到較好的信號完整性。（2）菊花鏈當網(wǎng)絡的整個走線長度延遲小于信號的上升或下降時間時，可采用如圖（b ）所示的菊花鏈拓撲結構，布線從驅動端開始， 依次到達各接收端， 在實際設計中，應使菊花鏈布線中 分支長度盡可

2、能短。菊花鏈走線的優(yōu)點是：占用的布線空間較小并可用單一電阻匹配終結；在控制走線的高次諧波干擾方面，效果較好菊花鏈走線的缺點是：布通率低，不容易 100 %布通；不同的信號接收端，信號的接收是不同步的。(3) 星形一個信號驅動器驅動多個信號接收器，并要求多個信號接收器同時接收信號時，要使用如圖(c)所示的星形拓撲結構，要求每個分支的接收端負載和走線長度盡量保持一致，每 條分支上一般都需要終端電阻，終端電阻的阻值應和連線的特征阻抗相匹配。這樣即使在邊沿速率非?？斓那闆r下仍可以得到很好的性能。星形拓撲結構可以有效地避免時鐘信號的不同步問題，但在密度很高的PCB上手工完成布線十分困難，可采用自動布線器

3、完成星形布線。(4 )遠端分支遠端分支如圖(d)所示，它跟星形類似，只不過分支是靠近接收端。在這種拓撲結構 中，也要限制遠端分支的長度，使分支上的傳輸延時小于信號的上升或下降時間。(5)周期性負載周期性負載的拓撲結構如圖(c)所示，要求每段分支的長度足夠小，使分支上的傳輸 延時小于信號的上升或下降時間。這種主干傳輸線和所有的分支段組合起來的結構可以被看 做一段新的傳輸線，其特征阻抗要比原來主干傳輸線的特征阻抗小，傳輸速率也比原來的低，因此在進行阻抗匹配時要注意。在實際的PCB設計過程中，對于關鍵信號，應通過信號完整性分析來決定采用哪一種 拓撲結構。PCB布線拓撲結構以其應用場合常見的拓撲結構有

4、：（i）點到點拓撲最簡單的拓撲結構，單一驅動器、單一接收器（2） 緊湊樹形拓撲用最短的互連傳輸線將驅動器和接收器一個一個串起來，從主驅動器開始，首先用傳輸 線連接到與該主驅動器最近的一個緩沖器上，然后在剩下的未連接緩沖器中尋找與己經(jīng)連接的緩沖器最近的一個緩沖器，并將兩者用傳輸線連接起來，依次類推，直至完成所有的緩沖器連接（3） 菊花鏈拓撲用最短的互連傳輸線把所有的緩沖器連接起來，但是每個緩沖器最多只能通過兩段傳輸線 連接到另外的兩個緩沖器，從主驅動器開始，然后通過傳輸線連接到與主驅動器最近的緩沖器上，然后查 找與該緩沖器最近的未連接緩沖器，將兩者用傳輸線連接起來，然后再以剛加入連接的緩沖器為基

5、準，再次查找最近的未連接緩沖器進行連接，依此類推，直至完成所有的緩沖器連接，連接完成后，從主驅動器 開始，所有的緩沖器連接成鏈狀（4） 星形拓撲從主驅動器開始，首先通過傳輸線完成和其它驅動器的菊花連接，然后所有的接收器都通過 傳輸線連接到最后一個連入驅動器菊花鏈的那個驅動器上。如果只有一個驅動器，則這個驅動器位于星形的中央。（5）遠端簇形與星形很相似，不同之處在于最后一個連入驅動器菊花鏈的那個驅動器通過一段較長的傳輸線連接到一個“T形節(jié)點上，然后所有的接收器也都通過傳輸線連接到這個“T節(jié)點上，所有的接收器都簇籠在一起。（6 ）混合拓撲是以上各常規(guī)拓撲結構的混合、交叉使用。各種互連拓撲的特點和適

6、用場合網(wǎng)絡連接究竟應該采用哪種拓撲形式，在很大程度上是由電路的要求決定的，然后才是布局、布線的方便 性。（1） 點到點拓撲這種拓撲是最簡單的，布局布線上都很容易實現(xiàn)， 易于實現(xiàn)阻抗控制。 普通低速網(wǎng)絡是否 能采用用點到點拓撲，完全看電路的需求；而高速和超高速的互連，很多情況下必需要求點到點的互連，如高速串行信號的互連，以最小化阻抗不連續(xù)帶來的影響；精確定時的時鐘信號也不允許有分叉存在，因 為分叉帶來的阻抗不連續(xù)會引起附加抖動。（2） 緊湊樹形拓撲這種拓撲總的互連線長度是最短的，只適用于低速、不用阻抗控制的信號， 比如在沒有 電源層的情況下，電源的布線就可以采用這種拓撲。（3） 菊花鏈拓撲一般而

7、言，對于多負載的總線系統(tǒng)常采用菊花鏈拓撲，并在最遠端的負載處進行適當?shù)慕K 結。菊花鏈拓撲的優(yōu)勢在于易于進行阻抗控制，端接簡單，網(wǎng)絡的布線長度短，布線較為方便，只要各個接收器在接收信號時間上的差別在允許的范圍內就可以采用菊花鏈拓撲進行布線（這也說明菊花鏈拓撲不適用于高速系統(tǒng)），注意要讓菊花鏈的分支線盡量短，一般需要前仿真和后仿真。（4 ）星形拓撲星形拓撲也是一種常用的多負載布線拓撲，驅動器位于星形的中央， 呈輻射狀與多個負載相連，星形拓撲可以有效避免信號在多個負載上的不同步問題，可以讓負載上收到的信號完全同步。星形拓 撲的問題在于需要對每個支路分別終端端接，使用器件多，而且驅動器的負載大，必需驅

8、動器有相應的驅 動能力才能使用星形拓撲，如果驅動能力不夠，需要加緩沖器。為了降低功耗和緩解驅動器的負載壓力， 可以采用RC終端端接，但這種端接方式更加復雜，而且只能用于時鐘信號。星形拓撲一般在時鐘網(wǎng)絡或 對信號同步要求高的網(wǎng)絡中應用，其共同點就是要求各接收器在同一時刻收到驅動端發(fā)來的信號，星形拓 撲的布線難度比菊花鏈拓撲的要大，占用空間也大。實際的星形拓撲會存在端接傳輸線分支，驅動器與公 共節(jié)點間存在傳輸線分支，這些都會劣化信號，所以在完成星形拓撲一般需要前仿真和后仿真，以保證信 號的完整性。（5）遠端簇形拓撲遠端簇形拓撲實際上是星形拓撲的一個改進，它將星形拓撲中位于源端的分支節(jié)點移動到與接收

9、器最近的遠端，即滿足了各個接收器上接收信號的同步問題，又解決了阻抗匹配復雜和驅動器負 載重的問題，因為遠端簇形拓撲只需要在分支節(jié)點處終端匹配就可以了。遠端簇形拓撲要求各個接收器到 分支點的距離要盡量近，分支線長了會嚴重影響信號的質量，如果各個接收器芯片在空間上不能擺放在一 起，那么就不能采用遠端簇形拓撲。同樣，一般需要前仿真和后仿真，以保證信號的完整性。（6 ）混合拓撲無招勝有招，混合拓撲屬于設計人員自由發(fā)揮了，但不管怎么樣，必需要滿足電路的要求， 一定要進行前、后仿真，確保信號的質量0K?？傊?，我們在進行拓撲設計時，可以在以上經(jīng)典的拓撲基礎上靈活運用，沒有定式，一個大的原則就是保 證信號質量

10、，武器就是利用 SI軟件進行拓撲的分析和仿真。如何避免高速PCB設計中傳輸線效應技術分類：EDA工具與服務 | 2009-11-201、抑止電磁干擾的方法很好地解決信號完整性問題將改善PCB板的電磁兼容性(EMC。其中非常重要的是保證PCB板有很好的接地。對復雜的設計采用一個信號層配一個地線層是十分有效的方法。此外，使電路板的最外層信號的密度最小也是減少電磁輻射的好方法，這種方法可采用”表面積層”技術"Build-up"設計制做PCB來實現(xiàn)。表面積層通過在普通工藝PCB上增加薄絕緣層和用于貫穿這些層的微孔的組合來實現(xiàn)，電阻和電容可埋在表層下，單位面積上的走線密度會增加近一倍

11、，因而可降低 PCB的體積。PCB面積的縮小對走線的拓撲結構有巨大的影響，這 意味著縮小的電流回路，縮小的分支走線長度，而電磁輻射近似正比于電流回路的面積；同時小體積特征意味著高密度引腳封裝器件可以被使用，這又使得連線長度下降， 從而電流回路減小，提高電磁兼容特性。2、嚴格控制關鍵網(wǎng)線的走線長度如果設計中有高速跳變的邊沿，就必須考慮到在 PCB板上存在 傳輸線效應 的問題。現(xiàn)在普遍使用的很高時鐘頻率的快速集成電路芯片更是存在這樣的問題。解決這個問題有一些基本原則：如果采用 CMO或 TTL電路進行設計，工作頻率小于10MHz布線長度應不大于 7英寸。工作頻率在 50MHz布線長度應不大于 1.

12、5英寸。如果工作頻率達到或超過75MHz布線長度應在1英寸。對于GaAs芯片最大的布線長度應為 0.3英寸。如果超過這個標準，就 存在傳輸線的問題。3、合理規(guī)劃走線的拓撲結構解決傳輸線效應的另一個方法是選擇正確的布線路徑和終端拓撲結構。走線的拓撲結構是指一根網(wǎng)線的布線順序及布線結構。當使用高速邏輯器件時，除非走線分支長度保持很短，否則邊沿快速變化的信號將被信號主干走線上的分支走線所扭曲。通常情形下，PCB走線采用兩種基本拓撲結構，即菊花鏈(Daisy Cha in)布線和星形(Star)分布。對于菊花鏈布線，布線從驅動端開始， 依次到達各接收端。 如果使用串聯(lián)電阻來改變信 號特性，串聯(lián)電阻的位

13、置應該緊靠驅動端。在控制走線的高次諧波干擾方面，菊花鏈走線效果最好。但這種走線方式布通率最低，不容易100%布通。實際設計中，我們是使菊花鏈布線中分支長度盡可能短，安全的長度值應該是：Stub Delay <= Trt *0.1.例如，高速TTL電路中的分支端長度應小于 1.5英寸。這種拓撲結構占用的布線空間較 小并可用單一電阻匹配終結。 但是這種走線結構使得在不同的信號接收端信號的接收是不同 步的。星形拓撲結構可以有效的避免時鐘信號的不同步問題，但在密度很高的PCE板上手工完成布線十分困難。采用自動布線器是完成星型布線的最好的方法。每條分支上都需要終端電阻。終端電阻的阻值應和連線的特征

14、阻抗相匹配。這可通過手工計算， 也可通過CAD工具計算出特征阻抗值和終端匹配電阻值。在上面的兩個例子中使用了簡單的終端電阻，實際中可選擇使用更復雜的匹配終端。第一種選擇是RC匹配終端。RC匹配終端可以減少功率消耗，但只能使用于信號工作比較穩(wěn)定 的情況。這種方式最適合于對時鐘線信號進行匹配處理。其缺點是RC匹配終端中的電容可能影響信號的形狀和傳播速度。串聯(lián)電阻匹配終端不會產(chǎn)生額外的功率消耗，但會減慢信號的傳輸。 這種方式用于時間延遲影響不大的總線驅動電路。 串聯(lián)電阻匹配終端的優(yōu)勢還在于可以減少板上器件的使用數(shù) 量和連線密度。最后一種方式為分離匹配終端，這種方式匹配元件需要放置在接收端附近。其優(yōu)點

15、是不會拉低信號，并且可以很好的避免噪聲。典型的用于TTL輸入信號(ACT, HCT, FAST)。此外，對于終端匹配電阻的封裝型式和安裝型式也必須考慮。通常SMD表面貼裝電阻比通孔元件具有較低的電感，所以SMD封裝元件成為首選。如果選擇普通直插電阻也有兩種安 裝方式可選：垂直方式和水平方式。垂直安裝方式中電阻的一條安裝管腳很短，可以減少電阻和電路板間的熱阻，使電阻的熱量更加容易散發(fā)到空氣中。但較長的垂直安裝會增加電阻的電感。水平安裝方式因安裝較低有更低的電感。但過熱的電阻會出現(xiàn)漂移，在最壞的情況下電阻成為開路，造成PCB走線終結匹配失效，成為潛在的失敗因素。00高速信號走線規(guī)則2007年05月

16、26日 星期六 21:51隨著信號上升沿時間的減小，信號頻率的提高，電子產(chǎn)品的EMI問題，也來越受到電子工程師的關注。高速PCB設計的成功，對EMI的貢獻越來越受到重視，幾乎 60 %的EMI問題 可以通過高速PCB來控制解決。規(guī)則一：高速信號走線屏蔽規(guī)則cedn時轉等g信是藝如上圖所示：在高速的PCB設計中，時鐘等關鍵的高速信號線，走需要進行屏蔽處理，如果沒有屏蔽或只屏蔽了部分，都是會造成 EMI的泄漏。建議屏蔽線，每1000mil，打孔接地。規(guī)則二：高速信號的走線閉環(huán)規(guī)則由于PCB板的密度越來越高，很多 PCB LAYOUT工程師在走線的過程中，很容易出現(xiàn)這種失誤，如下圖所示：時粉等高連宿

17、號時鐘信號等高速信號網(wǎng)絡，在多層的 PCB走線的時候產(chǎn)生了閉環(huán)的結果，這樣 的閉環(huán)結果將產(chǎn)生環(huán)形天線，增加 EMI的輻射強度。規(guī)則三：高速信號的走線開環(huán)規(guī)則規(guī)則二提到高速信號的閉環(huán)會造成 EMI輻射，同樣的開環(huán)同樣會造成EMI輻射, 如下圖所示：信號時鐘信號等高速信號網(wǎng)絡，在多層的 PCB走線的時候產(chǎn)生了開環(huán)的結果，這樣 的開環(huán)結果將產(chǎn)生線形天線，增加 EMI的輻射強度。在設計中我們也要避免。規(guī)則四：高速信號的特性阻抗連續(xù)規(guī)則高速信號，在層與層之間切換的時候必須保證特性阻抗的連續(xù)，否則會增加EMI的輻射，如下圖：時鐘等高逵信號也就是：同層的布線的寬度必須連續(xù)，不同層的走線阻抗必須連續(xù) 規(guī)則五：

18、高速PCB設計的布線方向規(guī)則相鄰兩層間的走線必須遵循垂直走線的原則，否則會造成線間的串擾，增加EMI輻射，如下圖：相鄰的布線層遵循橫平豎垂的布線方向，垂直的布線可以抑制線間的串擾 規(guī)則六：高速PCB設計中的拓撲結構規(guī)則在高速PCB設計中有兩個最為重要的內容，就是線路板特性阻抗的控制和多負 載情況下的拓撲結構的設計。在高速的情況下，可以說拓撲結構的是否合理直接 決定，產(chǎn)品的成功還是失敗。負載負爺如上圖所示，就是我們經(jīng)常用到的菊花鏈式拓撲結構。這種拓撲結構一般用于幾Mhz的情況下為益。高速的拓撲結構我們建議使用后端的星形對稱結構。規(guī)則七：走線長度的諧振規(guī)則檢查信號線的長度和信號的頻率是否構成諧振，

19、即當布線長度為信號波長 的時候的整數(shù)倍時，此布線將產(chǎn)生諧振，而諧振就會輻射電磁波，產(chǎn)生干擾規(guī)則八：回流路徑規(guī)則cedn電謫時聊等髙輔號撫等龍騁所有的高速信號必須有良好的回流路徑。 近可能的保證時鐘等高速信號的回流路 徑最小。否則會極大的增加輻射，并且輻射的大小和信號路徑和回流路徑所包圍 的面積成正比。規(guī)則九：器件的退耦電容擺放規(guī)則退耦電容的擺放的位置非常的重要。不合理的擺放位置，是根本起不到退耦的效 果。退耦電容的擺放的原則是：靠近電源的管腳，并且電容的電源走線和地線所 包圍的面積最小。SI高速電路設計：高速 PCB設計理論基礎第一部分信號完整性知識基礎第一章高速數(shù)字電路概述現(xiàn)代的電子設計和芯

20、片制造技術正在飛速發(fā)展，電子產(chǎn)品的復雜度、時鐘和 總線頻率等等都呈快速上升趨勢， 但系統(tǒng)的電壓卻不斷在減小， 所有的這一切加 上產(chǎn)品投放市場的時間要求給設計師帶來了前所未有的巨大壓力。 要想保證產(chǎn)品 的一次性成功就必須能預見設計中可能出現(xiàn)的各種問題， 并及時給出合理的解決 方案，對于高速的數(shù)字電路來說， 最令人頭大的莫過于如何確保瞬時跳變的數(shù)字 信號通過較長的一段傳輸線， 還能完整地被接收， 并保證良好的電磁兼容性， 這 就是目前頗受關注的信號完整性 (SI) 問題。本章就是圍繞信號完整性的問題， 讓 大家對高速電路有個基本的認識，并介紹一些相關的基本概念。1.1 何為高速電路“高速電路 ”已

21、經(jīng)成為當今電子工程師們經(jīng)常提及的一個名詞， 但究竟什么是 高速電路 ?這的確是一個 “熟悉”而又 “模糊 ”的概念。而事實上，業(yè)界對高速電路 并沒有一個統(tǒng)一的定義， 通常對高速電路的界定有以下多種看法： 有人認為， 如 果數(shù)字邏輯電路的頻率達到或者超過 45MHZ-50MHZ ，而且工作在這個頻率之 上的電路已經(jīng)占到了整個電子系統(tǒng)一定的份量 ( 比如說 1/3) ，就稱為高速電路； 也有人認為高速電路和頻率并沒有什么大的聯(lián)系， 是否高速電路只取決于它們的 上升時間； 還有人認為高速電路就是我們早些年沒有接觸過， 或者說能產(chǎn)生并且 考慮到趨膚效應的電路； 更多的人則對高速進行了量化的定義， 即當

22、電路中的數(shù) 字信號在傳輸線上的延遲大于 1/2 上升時間時，就叫做高速電路，本文也沿用 這個定義作為考慮高速問題的標準。此外，還有一個容易產(chǎn)生混淆的是 “高頻電路 ”的概念， “高頻”和“高速”有什 么區(qū)別呢 ?對于高頻，很多人的理解就是較高的信號頻率，雖然不能說這種看法 有誤，但對于高速電子設計工程師來說， 理解應當更為深刻， 我們除了關心信號 的固有頻率， 還應當考慮信號發(fā)射時同時伴隨產(chǎn)生的高階諧波的影響， 一般我們 使用下面這個公式來做定義信號的發(fā)射帶寬，有時也稱為 EMI 發(fā)射帶寬：F=1 / (Tr* n, F是頻率(GHz) ; Tr(納秒)指信號的上升時間或下降時間。通常當 F&

23、gt;100MHz 的時候，就可以稱為高頻電路。所以，在數(shù)字電路中， 是否是高頻電路，并不在于信號頻率的高低，而主要是取決于上升沿和下降沿。 根據(jù)這個公式可以推算，當上升時間小于 3.185ns 左右的時候，我們認為是高 頻電路。對于大多數(shù)電子電路硬件設計工程師來說，完全沒有必要拘泥于概念的差異， 心中應該有個廣義的 “高速”定義，那就是：如果在確保正確的電氣連接的前提下， 電路仍不能穩(wěn)定的高性能工作，而需要進行特殊的布局，布線，匹配，屏蔽等處 理，那么，這就是 “高速 ”設計。1.2 高速帶來的問題及設計流程剖析 雖然不少人對高速可能有了一點概念性的認識，但往往難以想象在所謂的 “高 速”情

24、況下，會真正給實際的電路系統(tǒng)帶來什么樣的后果，這里我舉幾個實際的 案例來剖析一下高速給 PCB 設計帶來的一系列問題。A 某公司早期開發(fā)的一個產(chǎn)品，一直工作良好，可是最近生產(chǎn)出來的一批卻 總是毛病不斷， 受到許多客戶的抱怨。 可是根本沒有對設計進行任何變動， 連使 用的芯片也是同一型號的，原因是什么呢 ?B .某個PCB工程師Layout經(jīng)驗非常豐富，設計的產(chǎn)品很少出過問題，但 最近設計了一塊 PCB 板，卻發(fā)現(xiàn)了 EMC 檢測不合格的問題，改變布線也毫無 效果，但以前類似的板子卻沒有這樣的問題。C .一個專業(yè)的內存模塊設計工程師，從 EDO內存到SDRAM的PC66 , PC100 ,設計過

25、很多項目，很少出現(xiàn)問題，可是自從內存時鐘頻率上到133MHz 以上時，幾乎很少有設計能一次性通過的。簡單分析一下上面的幾個案例，A的情況是由于芯片的工藝改進造成的，雖 然所使用的芯片基本電路功能一樣，但隨著的IC制造工藝水平的提高，信號的上升沿變快了，于是出現(xiàn)了反射、串擾等信號不完整的問題，從而導致突然失效； B例子中，通過細致地檢測，最終發(fā)現(xiàn)是 PCB板上有兩個并排平行放置的電感 元件，所以產(chǎn)生了較為嚴重的EMI ； C中的內存設計師則是因為忽視了嚴格的拓 補結構要求，在頻率提高、時序要求更嚴格的情況下，非單調性和時鐘偏移等問 題造成了設計的內存模塊無法啟動。 除了以上提到的三個實例，還有很

26、多其他的 問題，比如因為電容設計不當導致電源電壓不穩(wěn)而無法工作，數(shù)模接地不正確產(chǎn)生的干擾太嚴重使得系統(tǒng)不穩(wěn)定等等。隨著電子技術的不斷發(fā)展，類似于以上的各種問題層出不窮，而且可以預見， 今后還會出現(xiàn)更多的這樣或那樣的問題。 所以，了解信號完整性理論，進而指導 和驗證高速PCB的設計是一件刻不容緩的事情。傳統(tǒng)的PCB設計一般經(jīng)過原理圖設計、布局、布線、優(yōu)化等四個主要步驟， 由于缺乏高速分析和仿真指導，信號的質量無法得到保證，而且大部分問題必須 等到制板測試后才能發(fā)現(xiàn)，這大大降低了設計的效率，提高了成本，顯然在激烈 的市場競爭下，這種設計方法是很不利的。于是，針對高速PCB設計，業(yè)界提出了一種新的設

27、計思路，稱為自上而下”的設計方法，這是一種建立在實時仿真 基礎上優(yōu)化的高效設計流程，見圖1-1-1 :充薙設計光繪文祥輸出圖1-1-1高速PCB設計流程從上面的流程圖可以看到，高速的PCB設計在完成之前，經(jīng)過多方面的仿真、 分析和優(yōu)化，避免了絕大部分可能產(chǎn)生的問題，如果依托強大的EDA仿真工具, 基本上能實現(xiàn) 設計即正確”目的。在整個高速設計過程中，信號完整性工程師必須貫穿于設計的始終，Cade nee 公司的首席顧問Donald Telian 曾給信號完整性工程師歸納了七點作用：研究和定義(pioneering and defining)« 分類和總結(Partitioning 和

28、 Approximating)« 建模和測量(Modeling and Measuring)« 設計和優(yōu)化(Designing and optimizing)« 量化和驗證(Quantifying and verifying)« 減少和簡化(Reducing and simplifying)« 聯(lián)系和調試(Correlating and Debugging)對于以上這七大作用的詳細闡述，可以參見1997 high performa neesystem Design Conference 上 Donald Telian的原稿。1.3相關的一些基本

29、概念在具體討論信號完整性理論知識之前，這節(jié)中我們將對高速設計中經(jīng)常提到 的一些基本名詞做些簡單地整理和介紹，給初步接觸高速的設計人員提供一個概 念性的認識。信號完整性(Signal Integrity):就是指電路系統(tǒng)中信號的質量，如果在要求的時間內，信號能不失真地從源端傳送到接收端，我們就稱該信號是完整的。傳輸線(Transmission Line) :由兩個具有一定長度的導體組成回路的連接 線，我們稱之為傳輸線，有時也被稱為延遲線。集總電路(Lumped circuit) :在一般的電路分析中，電路的所有參數(shù)，如 阻抗、容抗、感抗都集中于空間的各個點上，各個元件上，各點之間的信號是瞬 間傳

30、遞的，這種理想化的電路模型稱為集總電路。分布式系統(tǒng)(Distributed System):實際的電路情況是各種參數(shù)分布于電路所在空間的各處，當這種分散性造成的信號延遲時間與信號本身的變化時間相 比己不能忽略的時侯，整個信號通道是帶有電阻、電容、電感的復雜網(wǎng)絡，這就 是一個典型的分布參數(shù)系統(tǒng)。上升/下降時間(Rise/Fall Time):信號從低電平跳變?yōu)楦唠娖剿枰臅r間，通常是量度上升/下降沿在10%-90% 電壓幅值之間的持續(xù)時間，記為 Tr c截止頻率(Knee Frequency) :這是表征數(shù)字電路中集中了大部分能量的頻 率范圍(0 . 5/Tr)，記為Fknee。，一般認為超過

31、這個頻率的能量對數(shù)字信號的 傳輸沒有任何影響。特征阻抗(Characteristic Impedanee):交流信號在傳輸線上傳播中的每一步遇到不變的瞬間阻抗就被稱為特征阻抗，也稱為浪涌阻抗，記為Zo。可以通過傳輸線上輸入電壓對輸入電流的比率值 (V/I)來表示。傳輸延遲(Propagation delay) :指信號在傳輸線上的傳播延時，與線長和 信號傳播速度有關，記為tpd微帶線(Micro-Strip) :指只有一邊存在參考平面的傳輸線。帶狀線(Strip-Line):指兩邊都有參考平面的傳輸線。趨膚效應(Skin effect) :指當信號頻率提高時，流動電荷會漸漸向傳輸線的邊 緣靠近

32、，甚至中間將沒有電流通過。與此類似的還有集束效應，現(xiàn)象是電流密集 區(qū)域集中在導體的內側。反射(Reflectio n) :指由于阻抗不匹配而造成的信號能量的不完全吸收，發(fā) 射的程度可以有反射系數(shù)p表示。過沖/下沖(Over shoot/under shoot):過沖就是指接收信號的第一個峰值或谷值超過設定電壓對于上升沿是指第一個峰值超過最高電壓；對于下降 沿是指第一個谷值超過最低電壓，而下沖就是指第二個谷值或峰值。振蕩： 在一個時鐘周期中，反復的出現(xiàn)過沖和下沖，我們就稱之為振蕩。振蕩 根據(jù)表現(xiàn)形式可分為振鈴 (Ringing) 和環(huán)繞振蕩，振鈴為欠阻尼振蕩，而環(huán)繞振 蕩為過阻尼振蕩。匹配 (T

33、ernlination)：指為了消除反射而通過添加電阻或電容器件來達到阻抗一致的效果。因為通常采用在源端或終端，所以也稱為端接。串擾：串擾是指當信號在傳輸線上傳播時，因電磁耦合對相鄰的傳輸線產(chǎn)生的 不期望的電壓噪聲干擾，這種干擾是由于傳輸線之間的互感和互容引起的。信號回流 (Return current)： 指伴隨信號傳播的返回電流。自屏蔽 (Self shielding) ：信號在傳輸線上傳播時，靠大電容耦合抑制電場， 靠小電感耦合抑制磁場來維持低電抗的方法稱為自屏蔽。前向串擾 (Forward Crosstalk)：指干擾源對犧牲源的接收端產(chǎn)生的第一次干擾，也稱為遠端干擾 (Far-end

34、 crosstalk) 。后向串擾 (Forward Crosstalk)：指干擾源對犧牲源的發(fā)送端產(chǎn)生的第一次干擾，也稱為近端干擾 (Near-end crosstalk) 。屏蔽效率 (SE) ：是對屏蔽的適用性進行評估的一個參數(shù)，單位為分貝。吸收損耗 ：吸收損耗是指電磁波穿過屏蔽罩的時候能量損耗的數(shù)量。反射損耗 ：反射損耗是指由于屏蔽的內部反射導致的能量損耗的數(shù)量，他隨著 波阻和屏蔽阻抗的比率而變化。校正因子 ：表示屏蔽效率下降的情況的參數(shù)，由于屏蔽物吸收效率不高，其內 部的再反射會使穿過屏蔽層另一面的能量增加， 所以校正因子是個負數(shù)， 而且只 使用于薄屏蔽罩中存在多個反射的情況分析。差模 EMI ：傳輸線上電流從驅動端流到接收端的時候和它回流之間耦合產(chǎn)生的 EMI ，就叫做差模 EMI 。共模 EMI ：當兩條或者多條傳輸線以相同的相位和方向從驅動端輸出到接收端 的時候，就會產(chǎn)生共模輻射，既共模 EMI 。發(fā)射帶寬 ：即最高頻率發(fā)射帶寬， 當數(shù)字集成電路從邏輯高低之間轉換的時候，