基于FPGA的電路設(shè)計(jì)教材

1、基于FPGA的電路設(shè)計(jì)主要內(nèi)容nFPGA的開(kāi)發(fā)流程n設(shè)計(jì)輸入n仿真n綜合n布線布局n燒寫(xiě)n開(kāi)發(fā)實(shí)例n編碼器輸出信號(hào)濾波n編碼器輸出信號(hào)辨向、計(jì)數(shù)n計(jì)數(shù)結(jié)果的數(shù)碼管掃描顯示什么是FPGA/CPLD?nPLDnProgrammable Logic Devicen可編程邏輯器件nCPLD/FPGAnComplex Programmable Logic Devicen復(fù)雜可編程邏輯器件nField Programmable Gate Arrayn現(xiàn)場(chǎng)可編程門(mén)陣列什么是FPGA/CPLD？FPGA的內(nèi)部結(jié)構(gòu)籃色：邏輯陣列塊紅色：連線資源 黃色：輸入輸出控制塊單片機(jī)與FPGA有何區(qū)別？n在功能上，單片機(jī)與

2、FPGA有很強(qiáng)的互補(bǔ)性n單片機(jī)是程序流程控制。具有性能價(jià)格比高、功能靈活、易于人機(jī)對(duì)話以及良好的數(shù)據(jù)處理等特點(diǎn)nFPGA是時(shí)序邏輯控制。FPGA具有高速、高可靠性以及開(kāi)發(fā)便捷、規(guī)范等優(yōu)點(diǎn)。n對(duì)于復(fù)雜的設(shè)計(jì)任務(wù)，需將FPGA與單片機(jī)有機(jī)地結(jié)合在一起n單片機(jī)負(fù)責(zé)鍵控、顯示、計(jì)算、通信、簡(jiǎn)單控制和系統(tǒng)協(xié)調(diào)。nFPGA負(fù)責(zé)高速、高精度和高穩(wěn)定性等指標(biāo)的實(shí)現(xiàn)。n也就是說(shuō)，由單片機(jī)負(fù)責(zé)功能上的設(shè)計(jì)，F(xiàn)PGA負(fù)責(zé)指標(biāo)上的設(shè)計(jì)。 VHDL是什么？V H I S C （ Very High Speed Integrated Circuit ）Hardware DescriptionLanguageVHDL: 甚

3、高速集成電路硬件描述語(yǔ)言FPGA開(kāi)發(fā)環(huán)境介紹nACTEL公司 Libero IDEnALTERA公司 Max+plus II Quartus IInXILINX公司 Xilinx ISE nLATTICE公司 ispLEVER 什么叫綜合？n綜合是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。n綜合的功能：根據(jù)設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目而采用的文本程序(VHDL)或原理圖，針對(duì)給定的硬件結(jié)構(gòu)，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得電路描述文件。n綜合的過(guò)程：將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換成低級(jí)的，可與FPGA/CPLD基本結(jié)構(gòu)相映射的網(wǎng)表文件。濾波實(shí)際輸出波形分析： 實(shí)際輸出脈沖波形所帶的毛刺實(shí)際是一些相對(duì)于正常脈沖周期來(lái)說(shuō)很窄的跳變，這些跳變的電平狀態(tài)的持續(xù)時(shí)間很短。濾波原理n對(duì)任意輸入的帶毛刺信號(hào)，先檢測(cè)該信號(hào)的跳變沿，然后用一高頻時(shí)鐘信號(hào)對(duì)它將要保持的電平狀態(tài)進(jìn)行計(jì)數(shù)。另外要設(shè)定一個(gè)毛刺的最大電平寬度，如認(rèn)為寬度小于 1s 的信號(hào)為毛刺，如果用 8MHZ 的時(shí)鐘信號(hào)計(jì)數(shù) 8次，信號(hào)狀態(tài)不改變，就認(rèn)為它是有用信號(hào)，并將它鎖存；否則為毛刺去掉。 濾波的具體實(shí)現(xiàn)AFZBFZAB OCCLKCLR QF GAINOUTZCFF