基于Verilog_HDL語(yǔ)言的整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)

1、 長(zhǎng)沙理工大學(xué)計(jì)算機(jī)組成原理課程設(shè)計(jì)報(bào)告 學(xué) 院 計(jì)算機(jī)與通信工程 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 11-01 學(xué) 號(hào) 學(xué)生姓名 指導(dǎo)教師 陳沅濤 課程成績(jī) 完成日期 2014年1月10日課程設(shè)計(jì)任務(wù)書 計(jì)算機(jī)與通信工程 學(xué)院 網(wǎng)絡(luò)工程 專業(yè)課程名稱計(jì)算機(jī)組成原理課程設(shè)計(jì)時(shí)間20132014學(xué)年第一學(xué)期1819周學(xué)生姓名指導(dǎo)老師陳沅濤題 目基于Verilog_HDL語(yǔ)言的整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)主要內(nèi)容：本課程設(shè)計(jì)要求設(shè)計(jì)一個(gè)整點(diǎn)智能響鈴系統(tǒng)，要求如下：（1）整點(diǎn)智能響鈴系統(tǒng)要具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)（2）時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示（3）具有調(diào)節(jié)小時(shí)、分鐘及清零的功能以及整

2、點(diǎn)報(bào)時(shí)功能。    要求：（1）要求能獨(dú)立地運(yùn)用基于Verilog_HDL語(yǔ)言、EDA相關(guān)知識(shí)和Max Plus II仿真軟件，編制一個(gè)簡(jiǎn)單的課程設(shè)計(jì)。（2）學(xué)生按要求編寫課程設(shè)計(jì)報(bào)告書，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。（3）通過課程設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度和團(tuán)隊(duì)協(xié)作精神。（4）學(xué)生應(yīng)抱著嚴(yán)謹(jǐn)認(rèn)真的態(tài)度積極投入到課程設(shè)計(jì)過程中，認(rèn)真查閱相應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。應(yīng)當(dāng)提交的文件：（1）課程設(shè)計(jì)報(bào)告。（2）課程設(shè)計(jì)附件（源程序、各類圖紙、實(shí)驗(yàn)數(shù)據(jù)、仿真截圖等實(shí)證材料）。課程設(shè)計(jì)成績(jī)?cè)u(píng)定學(xué) 院 計(jì)通學(xué)院 專 業(yè) 網(wǎng)絡(luò)工程 班 級(jí) 11-01班 學(xué) 號(hào) 學(xué)

3、生姓名 指導(dǎo)教師 陳 沅 濤 完成日期 2014年1月10日 指導(dǎo)教師對(duì)學(xué)生在課程設(shè)計(jì)中的評(píng)價(jià)評(píng)分項(xiàng)目?jī)?yōu)良中及格不及格課程設(shè)計(jì)中的創(chuàng)造性成果學(xué)生掌握課程內(nèi)容的程度課程設(shè)計(jì)完成情況課程設(shè)計(jì)動(dòng)手能力文字表達(dá)學(xué)習(xí)態(tài)度規(guī)范要求課程設(shè)計(jì)論文的質(zhì)量指導(dǎo)教師對(duì)課程設(shè)計(jì)的評(píng)定意見綜合成績(jī) 指導(dǎo)教師簽字 年 月 日基于Verilog_HDL語(yǔ)言的整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)學(xué)生姓名： 指導(dǎo)老師：陳沅濤 摘 要:本設(shè)計(jì)主要利用Verilog_HDL語(yǔ)言在EDA平臺(tái)上設(shè)計(jì)整點(diǎn)響鈴系統(tǒng)。整點(diǎn)智能響鈴系統(tǒng)走時(shí)精度高，穩(wěn)定性好，實(shí)用方便，不需要經(jīng)常調(diào)教，這種響鈴具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)，時(shí)鐘計(jì)數(shù)顯示時(shí)有LE

4、D燈的花樣顯示，具有調(diào)節(jié)小時(shí)、分鐘及清零的功能以及整點(diǎn)報(bào)時(shí)功能。這次設(shè)計(jì)以Verilog_HDL語(yǔ)言和MAX+PLUS II為工具，實(shí)現(xiàn)整點(diǎn)智能報(bào)時(shí)。系統(tǒng)分模塊進(jìn)行分析和設(shè)計(jì)，并給出相應(yīng)的設(shè)計(jì)原理圖和Verilog_HDL源程序，通過仿真實(shí)現(xiàn)預(yù)定功能。 關(guān)鍵詞:；整點(diǎn)智能響鈴系統(tǒng)；EDA；Verilog_HDL；MAX +plusBased on Verilog_HDL language intelligentalarm system design of the hourStudent Name: Supervisor: Chen YuantaoAbstract: This design ma

5、inly use Verilog_HDL language on EDA platform design hourly alarm system. The hour walking intelligent alarm system of high precision, good stability, convenient and practical, don't need often set-up, this ring has when, minutes and seconds count display function, with 24-hour cycle time, count

6、ing clock display LED lights of the pattern, according to adjust the hours, minutes and reset function and the hour of the function. The design to Verilog_HDL language and MAX + PLUS II is the tool, realize intelligent tell the time of the hour. Points module system for analysis and design, and give

7、s the corresponding design principle diagram and Verilog_HDL source program, reservation function was achieved by the simulation.Key words: Intelligent alarm system design of the hour；EDA；Verilog_HDL； MAX +plus 目錄1 引 言71.1 課題背景及意義71.2課程設(shè)計(jì)目的81.3課程設(shè)計(jì)內(nèi)容82 理論基礎(chǔ)92.1 Verilog HDL語(yǔ)言概述92.2 MaxplusII簡(jiǎn)介103 整點(diǎn)智

8、能響鈴系統(tǒng)的設(shè)計(jì)方案123.1設(shè)計(jì)功能及分析123.2 系統(tǒng)總體框架結(jié)構(gòu)124 系統(tǒng)模塊的設(shè)計(jì)與仿真134.1秒計(jì)數(shù)器模塊134.1.1模塊的具體實(shí)現(xiàn)及功能介紹：134.1.2秒計(jì)數(shù)器模塊仿真：134.2 分鐘計(jì)數(shù)器模塊：144.2.1模塊的具體實(shí)現(xiàn)及功能介紹：144.2.2分鐘計(jì)數(shù)器模塊的仿真圖：144.3時(shí)鐘計(jì)數(shù)器模塊：154.3.1模塊的具體實(shí)現(xiàn)及功能介紹：154.3.2小時(shí)計(jì)數(shù)器模塊的仿真圖：154.4整點(diǎn)報(bào)時(shí)模塊164.4.1模塊的具體實(shí)現(xiàn)及功能介紹：164.4.2整點(diǎn)報(bào)時(shí)模塊的仿真圖：165整點(diǎn)智能響鈴系統(tǒng)的仿真與實(shí)現(xiàn)176小結(jié)207.致謝21參考文獻(xiàn)22附錄：整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)

9、源程序清單231引 言現(xiàn)在，人類社會(huì)已進(jìn)入到高度發(fā)達(dá)的信息化社會(huì)。信息化社會(huì)的發(fā)展離不開電子信息產(chǎn)品開發(fā)技術(shù)、產(chǎn)品品質(zhì)的提高和進(jìn)步。電子信息產(chǎn)品隨著科學(xué)技術(shù)的進(jìn)步，其電子器件和設(shè)計(jì)方法更新?lián)Q代的速度日新月異。實(shí)現(xiàn)這種進(jìn)步的主要原因就是電子設(shè)計(jì)技術(shù)和電子制造技術(shù)的發(fā)展，其核心就是電子設(shè)計(jì)自動(dòng)化(EDA，Electronics Design Automation)技術(shù)，EDA技術(shù)的發(fā)展和推廣應(yīng)用又極大地推動(dòng)了電子信息產(chǎn)業(yè)的發(fā)展。為保證電子系統(tǒng)設(shè)計(jì)的速度和質(zhì)量，適應(yīng)“第一時(shí)間推出產(chǎn)品”的設(shè)計(jì)要求，EDA技術(shù)正逐漸成為不可缺少的一項(xiàng)先進(jìn)技術(shù)和重要工具。本設(shè)計(jì)主要利用Verilog_HDL語(yǔ)言在EDA平

10、臺(tái)上設(shè)計(jì)整點(diǎn)響鈴系統(tǒng)。整點(diǎn)智能響鈴系統(tǒng)走時(shí)精度高，穩(wěn)定性好，實(shí)用方便，不需要經(jīng)常調(diào)教，這種響鈴具有時(shí)、分、秒計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)，時(shí)鐘計(jì)數(shù)顯示時(shí)有LED燈的花樣顯示，具有調(diào)節(jié)小時(shí)、分鐘及清零的功能以及整點(diǎn)報(bào)時(shí)功能。總的程序由幾個(gè)各具不同功能的元模塊程序拼接而成，其中包括秒計(jì)數(shù)器模塊，分鐘計(jì)數(shù)器模塊，小時(shí)計(jì)數(shù)器模塊和整點(diǎn)報(bào)時(shí)模塊并且使用MaxplusII軟件進(jìn)行電路波形仿真，下載到EDA實(shí)驗(yàn)箱進(jìn)行驗(yàn)證。1.1 課題背景及意義隨著EDA1仿真技術(shù)的發(fā)展，數(shù)字系統(tǒng)的設(shè)計(jì)技術(shù)和設(shè)計(jì)工具發(fā)生了深刻的變化。利用硬件描述語(yǔ)言（VHDL）2對(duì)數(shù)字系統(tǒng)的硬件電路進(jìn)行描述是EDA的關(guān)鍵技術(shù)之一。VHD

11、L語(yǔ)言是目前主流的硬件描述語(yǔ)言，它具有很強(qiáng)的電路描述和建模能力，具有與具體電路無關(guān)和與設(shè)計(jì)平臺(tái)無關(guān)的特性，在語(yǔ)言易讀性和層次化結(jié)構(gòu)方面表現(xiàn)出強(qiáng)大的生命力和應(yīng)用潛力。 隨著科學(xué)的日益進(jìn)步，我們對(duì)數(shù)字鐘的需求也越來越大。因?yàn)槿藗円苍絹碓矫?，時(shí)刻都在受著時(shí)間的影響，我們。我們采用了先進(jìn)的EDA技術(shù)，MAX +plus工作平臺(tái)和VHDL語(yǔ)言3，設(shè)計(jì)了多功能數(shù)字鐘系統(tǒng)，并對(duì)系統(tǒng)進(jìn)行了仿真驗(yàn)證。通過仿真及驗(yàn)證的結(jié)果分析，完全適應(yīng)智能化發(fā)展要求。不但實(shí)現(xiàn)的報(bào)時(shí)定時(shí)各種的功能，大大提高了時(shí)間的準(zhǔn)確度，而且提高了系統(tǒng)的先進(jìn)性和可靠性。能實(shí)現(xiàn)控制器的系統(tǒng)編程。采用這種器件開發(fā)的數(shù)字系統(tǒng)其升級(jí)與改進(jìn)非常方便。這一控

12、制電路，結(jié)構(gòu)簡(jiǎn)單、性能穩(wěn)定、操作方便、抗干擾能力強(qiáng)。將它應(yīng)用于校園與各地，穩(wěn)定性高，準(zhǔn)確性強(qiáng)。1. 2課程設(shè)計(jì)目的作為網(wǎng)絡(luò)專業(yè)的學(xué)生，通過這次EDA方面的課程設(shè)計(jì)，可以提高我們對(duì)EDA領(lǐng)域及通信電路設(shè)計(jì)領(lǐng)域的認(rèn)識(shí)，有利于培養(yǎng)我們?cè)谕ㄐ烹娐稥DA方面的設(shè)計(jì)能力。同時(shí)可以促使我們獨(dú)立地運(yùn)用Verilog_HDL語(yǔ)言、EDA相關(guān)知識(shí)和Maxplus2仿真軟件編制一個(gè)簡(jiǎn)單的課程設(shè)計(jì)。設(shè)計(jì)過程的復(fù)雜加老師的嚴(yán)格要求有益于培養(yǎng)我們嚴(yán)謹(jǐn)?shù)墓ぷ髯黠L(fēng)。本次課題是計(jì)算機(jī)組成原理的課程設(shè)計(jì)，旨在通過對(duì)所需功能芯片的設(shè)計(jì)與實(shí)現(xiàn)來鞏固以前所學(xué)的計(jì)算機(jī)硬件基礎(chǔ)知識(shí)，同時(shí)也提高動(dòng)手實(shí)踐的能力，還有為將來進(jìn)行更大規(guī)模更復(fù)雜的

13、開發(fā)積累經(jīng)驗(yàn)。1.3課程設(shè)計(jì)內(nèi)容本次設(shè)計(jì)以智能打鈴為主，實(shí)現(xiàn)時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，以及時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。我們可以通過實(shí)驗(yàn)板上的鍵7和鍵4進(jìn)行任意的調(diào)整，因?yàn)槲覀冇玫臅r(shí)鐘信號(hào)均是1HZ的，所以每LED燈變化一次就來一個(gè)脈沖，即計(jì)數(shù)一次。清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)。可以根據(jù)我們自己任意時(shí)間的復(fù)位蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警，產(chǎn)生“滴答.滴答”的報(bào)警聲音。LED

14、燈在時(shí)鐘顯示時(shí)有花樣顯示信號(hào)產(chǎn)生。即根據(jù)進(jìn)位情況，LED不停的閃爍，從而產(chǎn)生“花樣”信號(hào)。2 理論基礎(chǔ)2.1 Verilog HDL語(yǔ)言概述Verilog HDL是一種硬件描述語(yǔ)言（HDL:Hardware Discription Language），是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語(yǔ)言。Verilog HDL就是在用途最廣泛的C語(yǔ)言的基礎(chǔ)上發(fā)展起來的一種件描述語(yǔ)言。Verilogs是由Gateway設(shè)計(jì)自動(dòng)化公司的工程師于1983年末創(chuàng)立的。該公司的菲爾·莫比（Phil Moorby）完成了Verilog的主要設(shè)計(jì)工作。1990年，Gateway設(shè)計(jì)自動(dòng)化被Cade

15、nce公司收購(gòu)。1990年代初，開放Verilog國(guó)際組織（即現(xiàn)在的Accellera）成立，Verilog面向公有領(lǐng)域開放。1992年，該組織尋求將Verilog納入電氣電子工程師學(xué)會(huì)標(biāo)準(zhǔn) 。最終，Verilog成為了電氣電子工程師學(xué)會(huì)1364-1995標(biāo)準(zhǔn)，即通常所說的Verilog-95。設(shè)計(jì)人員在使用這個(gè)版本的Verilog的過程中發(fā)現(xiàn)了一些可改進(jìn)之處。促使Verilog進(jìn)行了修正和擴(kuò)展，這部分內(nèi)容后來被提交給電氣電子工程師學(xué)會(huì)。后來被稱為電氣電子工程師學(xué)1364-2001標(biāo)準(zhǔn)，即通常所說的Verilog-2001。Verilog-2001是對(duì)Verilog-95的一個(gè)重大改進(jìn)版本，它

16、具備一些新的實(shí)用功能，例如敏感列表、多維數(shù)組、生成語(yǔ)句塊、命名端口連接等。目前，Verilog-2001是Verilog的最主流版本，被大多數(shù)商業(yè)電子設(shè)計(jì)自動(dòng)化軟件包支持。2005年，Verilog再次進(jìn)行了更新，即電氣電子工程師學(xué)會(huì)1364-2005標(biāo)準(zhǔn)。該版本只是對(duì)上一版本的細(xì)微修正。這個(gè)版本還包括了一個(gè)相對(duì)獨(dú)立的新部分，即Verilog-AMS。這個(gè)擴(kuò)展使得傳統(tǒng)的Verilog可以對(duì)集成的模擬和混合信號(hào)系統(tǒng)進(jìn)行建模。2009年，IEEE 1364-2005和IEEE 1800-2005兩個(gè)部分合并為IEEE 1800-2009，成為了一個(gè)新的、統(tǒng)一的SystemVerilog硬件描述驗(yàn)證

17、語(yǔ)言（hardware description and verification language, HDVL）。Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C語(yǔ)言的編程經(jīng)驗(yàn)，可以在一個(gè)較短的時(shí)間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把Verilog HDL內(nèi)容安排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL語(yǔ)言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時(shí)獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。 Verilog HDL既是一種行為描述語(yǔ)言，也是一種結(jié)構(gòu)描述語(yǔ)言。如果按照一定的規(guī)則和風(fēng)格編寫代碼，就可以將功能行為模塊通過工具自動(dòng)轉(zhuǎn)化為門級(jí)互連的結(jié)構(gòu)模塊。這意味著利用Verilog語(yǔ)言所提供的功

18、能，就可以構(gòu)造一個(gè)模塊間的清晰結(jié)構(gòu)來描述復(fù)雜的大型設(shè)計(jì)，并對(duì)所需的邏輯電路進(jìn)行嚴(yán)格的設(shè)計(jì)。Verilog HDL 硬件描述語(yǔ)言在電子設(shè)計(jì)自動(dòng)化中扮演著重要的角色，他是EDA 技術(shù)研究的重點(diǎn)之一。 下面列出的是Verilog語(yǔ)言的主要功能： · 可描述順序執(zhí)行或并行執(zhí)行的程序結(jié)構(gòu)； · 用延遲表示式或事件表達(dá)式來明確地控制過程的啟動(dòng)時(shí)間； · 通過命名的事件來觸發(fā)其他過程里的激活行為或停止行為； · 提供了條件和循環(huán)等程序結(jié)構(gòu)； · 提供了可帶參數(shù)且非零延續(xù)時(shí)間的任務(wù)程序結(jié)構(gòu)； · 提供了可定義新的操作符的函數(shù)結(jié)構(gòu)； · 提供

19、了用于建立表達(dá)式的算術(shù)運(yùn)算符、邏輯運(yùn)算符和位運(yùn)算符； · 提供了一套完整的表示組合邏輯基本元件的原語(yǔ)； · 提供了雙向通路和電阻器件的描述； · 可建立MOS器件的電荷分享和衰減模型； · 可以通過構(gòu)造性語(yǔ)句精確地建立信號(hào)模型；2.2 MaxplusII簡(jiǎn)介Max+plusII(或?qū)懗蒑axplus2,或MP2) 是Altera公司推出的的第三代PLD開發(fā)系統(tǒng)(Altera第四代PLD開發(fā)系統(tǒng)被稱為：QuartusII，主要用于設(shè)計(jì)新器件和大規(guī)模CPLD/FPGA).使用MAX+PLUSII的設(shè)計(jì)者不需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)。設(shè)計(jì)者可以用自己熟悉的設(shè)計(jì)工

20、具（如原理圖輸入或硬件描述語(yǔ)言）建立設(shè)計(jì)，MAX+PLUSII把這些設(shè)計(jì)轉(zhuǎn)自動(dòng)換成最終所需的格式。其設(shè)計(jì)速度非?？臁?duì)于一般幾千門的電路設(shè)計(jì)，使用MAX+PLUSII，從設(shè)計(jì)輸入到器件編程完畢，用戶拿到設(shè)計(jì)好的邏輯電路，大約只需幾小時(shí)。設(shè)計(jì)處理一般在數(shù)分鐘內(nèi)內(nèi)完成。特別是在原理圖輸入等方面，Maxplus2被公認(rèn)為是最易使用，人機(jī)界面最友善的PLD開發(fā)軟件，特別適合初學(xué)者使用。通?？蓪axplus2設(shè)計(jì)流程歸納為以下7個(gè)步驟：（1）使用文本編輯器輸入設(shè)計(jì)源文件。在傳統(tǒng)設(shè)計(jì)中，設(shè)計(jì)人員是應(yīng)用傳統(tǒng)的原理圖輸入方法來開始設(shè)計(jì)的。自90年代初，Verilog、VHDL、AHDL等硬件描述語(yǔ)言的輸入方

21、法在大規(guī)模設(shè)計(jì)中得到了廣泛應(yīng)用。（2）前仿真（功能仿真）。設(shè)計(jì)的電路必須在布局布線前驗(yàn)證電路功能是否有效。（3）設(shè)計(jì)編譯。設(shè)計(jì)輸入之后就有一個(gè)從高層次系統(tǒng)行為設(shè)計(jì)向門級(jí)邏輯電路設(shè)轉(zhuǎn)化翻譯過程，即把設(shè)計(jì)輸入的某種或某幾種數(shù)據(jù)格式(網(wǎng)表)轉(zhuǎn)化為軟件可識(shí)別的某種數(shù)據(jù)格式(網(wǎng)表)。（4）優(yōu)化。對(duì)于上述綜合生成的網(wǎng)表，根據(jù)布爾方程功能等效的原則，用更小更快的綜合結(jié)果代替一些復(fù)雜的單元，并與指定的庫(kù)映射生成新的網(wǎng)表，這是減小電路規(guī)模的一條必由之路。（5）布局布線。（6）后仿真（時(shí)序仿真）需要利用在布局布線中獲得的精確參數(shù)再次驗(yàn)證電路的時(shí)序。（7）生產(chǎn)。布線和后仿真完成之后，就可以開始ASCI或PLD芯片的

22、投產(chǎn)。Max Plus II的設(shè)計(jì)流程可以用如下圖2.1所示。圖形成VHDL編輯器編譯網(wǎng)表提取數(shù)據(jù)庫(kù)建立邏輯綜合邏輯分割匹配延時(shí)網(wǎng)表提取編輯文件匯編編輯器圖2.1Max Plus II 設(shè)計(jì)流程從圖2.1可清晰了解到Max Plus II提供了一種與結(jié)構(gòu)無關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、快速處理和器件編程。他包括設(shè)計(jì)輸入編輯、編譯網(wǎng)表提取、數(shù)據(jù)庫(kù)建立、邏輯綜合、邏輯分割、適配、延時(shí)網(wǎng)表提取、編輯文件匯編以及編程下載9個(gè)步驟。3 整點(diǎn)智能響鈴系統(tǒng)的設(shè)計(jì)方案3.1設(shè)計(jì)功能及分析本系統(tǒng)主要具有以下兩大點(diǎn)功能：1.能夠進(jìn)行時(shí)鐘計(jì)數(shù)：具體要求有：（1） 完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的

23、數(shù)字；（2） 對(duì)秒、分60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)；對(duì)時(shí)鐘24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)。 2、時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間由上述的具有的功能可知，本系統(tǒng)主要需要四大模塊組成，分別是秒計(jì)數(shù)器模塊、分鐘計(jì)數(shù)器模塊、小時(shí)計(jì)數(shù)器模塊、整點(diǎn)報(bào)時(shí)模塊。3.2 系統(tǒng)總體框架結(jié)構(gòu)系統(tǒng)設(shè)計(jì)：根據(jù)總體方框圖及各部分分配的功能可知，本系統(tǒng)可以由秒計(jì)數(shù)器、分鐘計(jì)數(shù)器、小時(shí)計(jì)數(shù)器、整點(diǎn)報(bào)時(shí)、分的調(diào)整以及小時(shí)的調(diào)整和一個(gè)頂層文件構(gòu)成。采用自頂向下的設(shè)計(jì)方法，子模塊利用Verilog HDL語(yǔ)言設(shè)計(jì)，頂層文件用原理圖的設(shè)計(jì)方法。整點(diǎn)智能響鈴系統(tǒng)的電路組成方框圖3.1所示。數(shù)字時(shí)鐘控

24、制單元時(shí)調(diào)整分調(diào)整使能端信號(hào)CLK信號(hào)時(shí)顯示分顯示秒顯示24進(jìn)制60進(jìn)制60進(jìn)制LED顯示整點(diǎn)報(bào)時(shí)花樣顯示 圖3.1 響鈴系統(tǒng)流程圖4.系統(tǒng)模塊的設(shè)計(jì)與仿真4.1秒計(jì)數(shù)器模塊4.1.1模塊的具體實(shí)現(xiàn)及功能介紹： 模塊的具體實(shí)現(xiàn)如圖4.1:圖4.1秒計(jì)數(shù)器模塊CLK是系統(tǒng)的時(shí)鐘周期；RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；SETMIN是分鐘設(shè)置信號(hào)，當(dāng)?shù)碗娖接行?，即?dāng)SETMIN是低電平時(shí)，可以進(jìn)行分鐘的設(shè)置；ENMIN是分鐘進(jìn)位信號(hào)，當(dāng)秒計(jì)數(shù)模塊計(jì)數(shù)到59時(shí)，再來一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出；DAOUT是輸出信號(hào)。4.1.2秒計(jì)數(shù)器模塊仿真： 用MAX+PLUS2軟

25、件進(jìn)行秒計(jì)數(shù)模塊的仿真，結(jié)果如圖4.2所示 圖4.2 秒表計(jì)數(shù)器仿真波形分析：利用60進(jìn)制計(jì)數(shù)器完成00到59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至59時(shí)，再來一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號(hào)低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。4.2 分鐘計(jì)數(shù)器模塊：4.2.1模塊的具體實(shí)現(xiàn)及功能介紹： 模塊的具體實(shí)現(xiàn)如圖4.3： 圖4.3分鐘計(jì)數(shù)器模塊CLK1是系統(tǒng)的時(shí)鐘周期；CLK是秒計(jì)數(shù)器模塊產(chǎn)生的進(jìn)位信號(hào)；RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；SETHOUR是小時(shí)設(shè)置信號(hào)，當(dāng)?shù)碗娖接行?，即?dāng)SETHOUR是低電平時(shí)，可以進(jìn)行小時(shí)的設(shè)置

26、；ENHOUR是小時(shí)進(jìn)位信號(hào)，當(dāng)分鐘計(jì)數(shù)模塊計(jì)數(shù)到59時(shí)，再來一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出；DAOUT是輸出信號(hào)。4.2.2分鐘計(jì)數(shù)器模塊的仿真圖：用MAX+PLUS2軟件進(jìn)行分鐘計(jì)數(shù)模塊的仿真，結(jié)果如圖4.4所示圖4.4分鐘計(jì)數(shù)器模塊仿真波形分析：分鐘計(jì)數(shù)模塊利用60進(jìn)制計(jì)器，通過秒鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到59的循環(huán)計(jì)數(shù)。4.3時(shí)鐘計(jì)數(shù)器模塊：4.3.1模塊的具體實(shí)現(xiàn)及功能介紹： 模塊的具體實(shí)現(xiàn)如圖4.5：圖4.5時(shí)鐘計(jì)數(shù)器模塊CLK是系統(tǒng)的時(shí)鐘周期； RESET是復(fù)位信號(hào)，低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零；DAOUT是輸出信號(hào)。4.3.2小時(shí)計(jì)數(shù)器模塊的仿真圖：用MAX

27、+PLUS2軟件進(jìn)行時(shí)鐘計(jì)數(shù)模塊的仿真，結(jié)果如圖4.6所示圖4.6時(shí)鐘計(jì)數(shù)器模塊仿真波形分析：小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。4.4整點(diǎn)報(bào)時(shí)模塊4.4.1模塊的具體實(shí)現(xiàn)及功能介紹：模塊的具體實(shí)現(xiàn)如圖4.7： 圖4.7整點(diǎn)報(bào)時(shí)模塊CLK是系統(tǒng)的時(shí)鐘周期；SPEAK是響鈴信號(hào)；LAMP2.0是亮燈信號(hào)，有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮；DAIN是輸入信號(hào)，當(dāng)分鐘計(jì)數(shù)器計(jì)數(shù)到59時(shí)，再來一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，報(bào)時(shí)模塊進(jìn)行報(bào)時(shí)4.4.2整點(diǎn)報(bào)時(shí)模塊的仿真圖：用MAX+PLUS2軟件進(jìn)行整點(diǎn)計(jì)數(shù)模塊的仿真，結(jié)果如圖4.8所示圖4.8整點(diǎn)

28、報(bào)時(shí)模塊仿真波形分析：由圖知對(duì)于整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。當(dāng)有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。5整點(diǎn)智能響鈴系統(tǒng)的仿真與實(shí)現(xiàn)要實(shí)現(xiàn)的功能：可產(chǎn)生秒計(jì)數(shù)，分鐘計(jì)數(shù)，小時(shí)計(jì)數(shù)，整點(diǎn)報(bào)時(shí)四種信號(hào)，能夠?qū)崿F(xiàn)信號(hào)的轉(zhuǎn)換（select）并且頻率可調(diào)。主要由三部分組成：地址指針控制模塊，四種信號(hào)數(shù)據(jù)存儲(chǔ)模塊，D/A轉(zhuǎn)換模塊。前面2個(gè)模塊在Max+plusII中實(shí)現(xiàn)，該部分的實(shí)現(xiàn)框圖如圖5.1所示。圖5.1實(shí)現(xiàn)功能框圖該模塊的功能采用Verilog HDL來描述，程序請(qǐng)見附件。根據(jù)各個(gè)模塊將其連線可得總連線圖，如圖5.

29、2所示：圖5.2系統(tǒng)總連線圖該部分功能驗(yàn)證的波形仿真結(jié)果如圖5.3、圖5.4所示。 圖5.3整點(diǎn)智能響鈴系統(tǒng)總體仿真圖1圖5.4整點(diǎn)智能響鈴系統(tǒng)總體仿真圖2波形分析：輸出信號(hào)second6.0表示：秒計(jì)數(shù)模塊，利用60進(jìn)制計(jì)數(shù)器完成00到59的循環(huán)計(jì)數(shù)功能，當(dāng)秒計(jì)數(shù)至59時(shí)，再來一個(gè)時(shí)鐘脈沖則產(chǎn)生進(jìn)位輸出，即enmin=1；reset作為復(fù)位信號(hào)低電平有效，即高電平時(shí)正常循環(huán)計(jì)數(shù)，低電平清零。輸出信號(hào)min6.0表示：分鐘計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。輸出信號(hào)hour5.0表示：小時(shí)計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊利用24進(jìn)制計(jì)數(shù)器，通過

30、分鐘的進(jìn)位信號(hào)的輸入可實(shí)現(xiàn)從00到23的循環(huán)計(jì)數(shù)。輸入信號(hào)lamp2.0表示：整點(diǎn)報(bào)時(shí)模塊，當(dāng)分鐘計(jì)數(shù)至59時(shí)來一個(gè)時(shí)鐘脈沖則產(chǎn)生一個(gè)進(jìn)位信號(hào)，分鐘計(jì)數(shù)到00，此時(shí)產(chǎn)生報(bào)警信號(hào)持續(xù)一分鐘。當(dāng)有時(shí)鐘脈沖時(shí)lamp顯示燈就閃爍輪續(xù)點(diǎn)亮。6小結(jié)本次課程設(shè)計(jì)要求編寫一個(gè)基于Verilog HDL語(yǔ)言的整點(diǎn)能響鈴系統(tǒng)，并用Max Plus II軟件進(jìn)行仿真。根據(jù)搜索相關(guān)資料及自我理解，本次的設(shè)計(jì)以智能打鈴為主，實(shí)現(xiàn)時(shí)鐘計(jì)數(shù)：完成時(shí)、分、秒的正確計(jì)時(shí)并且顯示所計(jì)的數(shù)字；對(duì)秒、分60進(jìn)制計(jì)數(shù)，即從0到59循環(huán)計(jì)數(shù)，時(shí)鐘24進(jìn)制計(jì)數(shù)，即從0到23循環(huán)計(jì)數(shù)，并且在數(shù)碼管上顯示數(shù)值。以及時(shí)間設(shè)置：手動(dòng)調(diào)節(jié)分鐘、小

31、時(shí)，可以對(duì)所設(shè)計(jì)的時(shí)鐘任意調(diào)時(shí)間，這樣使數(shù)字鐘真正具有使用功能。清零功能：reset為復(fù)位鍵，低電平時(shí)實(shí)現(xiàn)清零功能，高電平時(shí)正常計(jì)數(shù)?？梢愿鶕?jù)我們自己任意時(shí)間的復(fù)位蜂鳴器在整點(diǎn)時(shí)有報(bào)時(shí)信號(hào)產(chǎn)生，蜂鳴器報(bào)警，產(chǎn)生“滴答.滴答”的報(bào)警聲音。并且通過WORD文檔將原理圖畫出來。為期兩周的課程設(shè)計(jì)結(jié)束了，在此次課程設(shè)計(jì)中，我收獲了許多，在學(xué)習(xí)方面、動(dòng)手能力方面、團(tuán)結(jié)合作能力等方面都有了一定的成就。學(xué)習(xí)方面，雖然之前在計(jì)算機(jī)組成原理這一門課程中接觸過Verilog HDL這一門語(yǔ)言，但并不是很了解，在這次課程設(shè)計(jì)中，我對(duì)Verilog HDL語(yǔ)言有了深入的了解，通過在網(wǎng)上搜索資料，去圖書館借閱書籍，我自

32、己學(xué)習(xí)到了許多關(guān)于Verilog HDL語(yǔ)言語(yǔ)言和EDA的知識(shí)，為我順利完成課程設(shè)計(jì)打下了良好的基礎(chǔ)。 在動(dòng)手能力方面，這次課程設(shè)計(jì)對(duì)我來說挑戰(zhàn)很大，因?yàn)橹皼]有系統(tǒng)的學(xué)習(xí)過Verilog HDL語(yǔ)言和EDA，只是在嵌入式實(shí)驗(yàn)基地時(shí)做過PCB板的布線，所以這次我也利用在實(shí)驗(yàn)室所學(xué)到的技能來設(shè)計(jì)這次課程設(shè)計(jì)，對(duì)我的動(dòng)手能力有很大要求，通過一次次的實(shí)驗(yàn)，重新編程，我終于能制作出符合要求的系統(tǒng)，對(duì)我的動(dòng)手能力有了很大的提升，而且在一定程度上加強(qiáng)了自己的自信心。在團(tuán)結(jié)合作能力方面，雖然每個(gè)人有每個(gè)人的題目，但是我們還是充分發(fā)揮了我們的團(tuán)結(jié)合作能力，因?yàn)橹岸紱]有用過MAXPlus這個(gè)軟件，所以有些同學(xué)

33、在進(jìn)行實(shí)際操作的時(shí)候還是有些困難，雖然課程設(shè)計(jì)的時(shí)間很緊，但大家還是會(huì)相互幫助。而且，對(duì)于Verilog HDL和VHDL這兩種語(yǔ)言對(duì)我們來說還是相對(duì)陌生，所以有同學(xué)在編程有問題的時(shí)候，大家還會(huì)一起幫忙糾錯(cuò)，共同使其完成的更好，這一點(diǎn)，我感到我們真的是一個(gè)團(tuán)結(jié)的集體在這次設(shè)計(jì)過程中，體現(xiàn)出自己?jiǎn)为?dú)設(shè)計(jì)的能力以及綜合運(yùn)用知識(shí)的能力，體會(huì)了學(xué)以致用、突出自己勞動(dòng)成果的喜悅心情，從中發(fā)現(xiàn)自己平時(shí)學(xué)習(xí)的不足和薄弱環(huán)節(jié)，從而加以彌補(bǔ)。同時(shí)，也再次體會(huì)到了團(tuán)結(jié)合作的快樂。7.致謝通過為期兩周的課程設(shè)計(jì)，我順利完成了基于Verilog HDL整點(diǎn)智能響鈴系統(tǒng)的設(shè)計(jì)。在這次課程設(shè)計(jì)中，非常感謝陳沅濤老師的指導(dǎo)

34、，在老師的身上學(xué)到的不僅僅是知識(shí)的層面，更重要的是老師追求知識(shí)的熱情，還重要的是老師對(duì)學(xué)生的尊重和關(guān)愛，卻又不失老師本身工作的嚴(yán)謹(jǐn)?shù)膽B(tài)度，他的工作作風(fēng)以及對(duì)生活的態(tài)度讓我受益匪淺。我在課程設(shè)計(jì)中碰到的很多個(gè)人困難，老師都能給予很大的體諒與幫助。在設(shè)計(jì)中遇到的試驗(yàn)的客觀條件方面，老師也給予最大力度的協(xié)助，讓我有更好的設(shè)計(jì)學(xué)習(xí)環(huán)境，在這里，同時(shí)感謝在長(zhǎng)沙理工大學(xué)計(jì)算機(jī)組成原理實(shí)驗(yàn)室和機(jī)房所提供的試驗(yàn)條件，老師對(duì)工作的那份熱情對(duì)我們產(chǎn)生了很大的影響，讓我們?cè)谟龅嚼щy的時(shí)候敢于前進(jìn)。同樣也感謝同學(xué)們的相互幫助，正是因?yàn)橛辛诉@些，我才能很好的順利的完成我的這次課程設(shè)計(jì)。參考文獻(xiàn)1 張振榮，晉明武等.MC

35、S-51單片機(jī)原理及實(shí)用技術(shù)M.北京：人民郵電出版社，2000.2王金明Verilog HDL程序設(shè)計(jì)教程北京：人民郵電出版社，2004.13 張亦華，延明，肖冰數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與EDA工具北京：郵電大學(xué)出版社 2003.14 潘松，黃繼業(yè)EDA技術(shù)實(shí)用教程M 北京：科學(xué)出版社，2002.105 江國(guó)強(qiáng)EDA技術(shù)與應(yīng)用M 北京：電子工業(yè)出版社，2004.86閻石.數(shù)字電子技術(shù)基礎(chǔ)M. 北京: 電子工業(yè)出版社, 2006.210-216.7劉君, 常明. 硬件描述語(yǔ)言設(shè)計(jì)基礎(chǔ)M. 北京: 高等教育出版社, 2006.64-78.8曹昕燕, 周鳳臣. EDA技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)M. 北京: 清華

36、大學(xué)出版社, 2006.72-86.9 王長(zhǎng)宏. VerilogHDL設(shè)計(jì)實(shí)例及其仿真與綜合D10 陳書開，王毅，熊江.計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)M.武漢：華中科技大學(xué)出版社，2010附錄：整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)源程序清單程序名稱：基于Verilog HDL語(yǔ)言的整點(diǎn)智能響鈴系統(tǒng)設(shè)計(jì)程序作者：文晨宇最后修改日期：2014-01-101） 秒計(jì)數(shù)器module second (clk, reset, setmin, enmin, daout); input clk; input reset; input setmin; output enmin; wire enmin; output6:0 daout;

37、 wire6:0 daout; reg6:0 count; reg enmin_1; enmin_1為59秒時(shí)的進(jìn)位信號(hào) wire enmin_2; enmin_2由clk調(diào)制后的手動(dòng)調(diào)分脈沖信號(hào)串 assign daout = count ; assign enmin_2 = (setmin & clk) ; setmin為手動(dòng)調(diào)分控制信號(hào)，高電平有效 assign enmin = (enmin_1 | enmin_2) ; enmin為向分進(jìn)位信號(hào) always (posedge clk or negedge reset) begin if (reset = 1'b0) b

38、egin count <= 7'b0000000 ; 若reset為0，則異步清零 end else begin否則，若clk上升沿到 if (count3:0 = 4'b1001) 若個(gè)位計(jì)時(shí)恰好到“1001”即9 begin if (count < 8'h60) 又若count小于16#60#,即60H begin if (count = 7'b1011001) 又若已到59D begin enmin_1 <= 1'b1 ; count <= 7'b0000000 ; 則置進(jìn)位為1及count復(fù)0 end else未到

39、59D begin count <= count + 7 ; 則加7，而+7=+1+6，即作“加6校正” end end else 若count不小于16#60#（即count等于或大于16#60#） begin count <= 7'b0000000 ; count復(fù)0 end end END IF（count<16#60#） else if (count < 8'h60) 若個(gè)位計(jì)數(shù)未到“1001”則轉(zhuǎn)此句再判 begin count <= count + 1 ; 若count<16#60#則count加1 enmin_1 <= #

40、100 1'b0 ; 沒有發(fā)生進(jìn)位 end else 否則，若count不小于16#60# begin count <= 7'b0000000 ; 則count復(fù)0 end END IF（count（3 DOWNTO 0）=“1001”） end END IF（reset=0） end endmodule2） 分鐘計(jì)數(shù)器module minute (clk, clk1, reset, sethour, enhour, daout); input clk; input clk1; input reset; input sethour; output enhour; wire

41、 enhour; output6:0 daout; wire6:0 daout; reg6:0 count; reg enhour_1; enmin_1為59分時(shí)的進(jìn)位信號(hào) wire enhour_2; enmin_2由clk調(diào)制后的手動(dòng)調(diào)時(shí)脈沖信號(hào)串 assign daout = count ; assign enhour_2 = (sethour & clk1) ; sethour為手動(dòng)調(diào)時(shí)控制信號(hào)，高電平有效 assign enhour = (enhour_1 | enhour_2) ; always (posedge clk or negedge reset) begin if

42、 (reset = 1'b0) 若reset為0，則異步清零 begin count <= 7'b0000000 ; end else 否則，若clk上升沿到 begin if (count3:0 = 4'b1001) 若個(gè)位計(jì)時(shí)恰好到“1001”即9 begin if (count < 8'h60) 又若count小于16#60#，即60 begin if (count = 7'b1011001) 又若已到59D begin enhour_1 <= 1'b1 ; 則置進(jìn)位為1 count <= 7'b000000

43、0 ; count復(fù)0 end else begin count <= count + 7 ; 若count未到59D，則加7，即作“加6校正” end 使前面的16#60#的個(gè)位轉(zhuǎn)變?yōu)?421BCD的容量 end else begin count <= 7'b0000000 ; count復(fù)0（有此句，則對(duì)無效狀態(tài)電路可自啟動(dòng)） end END IF（count<16#60#） end else if (count < 8'h60) begin count <= count + 1 ; 若count<16#60#則count加1 enhour_1 <= #100 1'b0 ; 沒有發(fā)生進(jìn)位 end else begin count <= 7'b0