本科畢業(yè)設(shè)計(jì)高速數(shù)據(jù)采集系統(tǒng)

1、畢業(yè)設(shè)計(jì)論文高速數(shù)據(jù)采集系統(tǒng)信息技術(shù)學(xué)院 電子信息科學(xué)與技術(shù)姓名：陳指導(dǎo)教師：高速數(shù)據(jù)采集系統(tǒng)作者：陳玲 指導(dǎo)教師：論文摘要:介紹了一種基于fpga（現(xiàn)場可編程門陣列）和fifo（先入先出存儲器）的多通道高速ad數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)方法，并給出了這種數(shù)據(jù)采集方法的硬件原理電路和主要的軟件設(shè)計(jì)思路。本系統(tǒng)的特點(diǎn)在于該系統(tǒng)在單片機(jī)的控制下實(shí)現(xiàn)高速數(shù)據(jù)采集，采樣頻率可達(dá)12 mhz。該系統(tǒng)可靠性高，抗干擾能力強(qiáng)，造價(jià)低廉。采用該設(shè)計(jì)方法所設(shè)計(jì)的數(shù)據(jù)采集系統(tǒng)不但可以實(shí)現(xiàn)高速采集多通道的數(shù)據(jù)，而且還可以擴(kuò)展模擬量的輸入通道數(shù)。對于一般的高速數(shù)據(jù)采集系統(tǒng)而言，除了采用高速的a/d轉(zhuǎn)換器、高速存儲器等高速器件

2、之外，還要解決如何高速尋址、如何控制總線邏輯、如何進(jìn)行高速存儲以及如何方便地與pc機(jī)交換數(shù)據(jù)等問題。這些問題都是設(shè)計(jì)一個(gè)高速數(shù)據(jù)采集系統(tǒng)所要共同面對的問題。兼顧這些共性問題，筆者設(shè)計(jì)了一套以精確故障定位為目的的高速數(shù)據(jù)采集系統(tǒng)。abstract: introduced based on a cpld (complex programmable logic devices) and fifo (first in first out memory), multi-channel high-speed data high-speed system design a/d methods, and me

3、thods of providing such data collection hardware circuit and the main principles of software design ideas. characteristics of the system lies in the system of control in chanpianji achieve high-speed data collection, sampling frequency to 12 mhz. the high reliability of the system, anti-interference

4、 capability is strong, prices are low. the design methodology used to design the data collection system can achieve high-speed multi-channel data acquisition, simulation, but can also expand the volume of a few passages. high-speed data acquisition system in general, in addition to using high-speed

5、a/d, high-speed, high-speed memory devices, but also how to solve the high-speed xinzhi, how to control the bus logic, how to facilitate high-speed storage and data exchange with a pc. these problems are designed to be a high-speed data acquisition system common problems. both of these common proble

6、ms, the authors designed a precise breakdown as to the purpose of high-speed data acquisition systems.關(guān)鍵詞：fpga高速數(shù)據(jù)采集系統(tǒng) 單片機(jī)目錄第一章緒論21.1發(fā)展前景及研究意義2第二章系統(tǒng)硬件設(shè)計(jì)42.1系統(tǒng)設(shè)計(jì)原理框圖42.2設(shè)計(jì)基本思想42.3.1at89c51簡介52.3.2fifo存儲器件idt72v2113簡介72.3.3fpga芯片簡介102.3.4ad轉(zhuǎn)換芯片tlc5510的簡介122.3.5串口rs232的簡介16第三章系統(tǒng)設(shè)計(jì)原理及工作原理163.1ad轉(zhuǎn)換工作原理16

7、3.2關(guān)于fpga的簡介173.2.1fpga的概述173.3fpga實(shí)現(xiàn)硬件采樣的原理183.4顯示電路的工作原理193.4.1七段顯示器的原理193.4.2靜態(tài)顯示接口21第四章數(shù)據(jù)采集軟件設(shè)計(jì)224.1數(shù)據(jù)處理23第五章結(jié)束語24第六章 附錄256.1系統(tǒng)設(shè)計(jì)總體流程圖256.2系統(tǒng)設(shè)計(jì)程序276.3系統(tǒng)總體電路圖286.4參考文獻(xiàn)：29第一章緒論1.1發(fā)展前景及研究意義現(xiàn)代工業(yè)生產(chǎn)和科學(xué)研究對數(shù)據(jù)采集的要求日益提高。計(jì)算機(jī)技術(shù)的發(fā)展為現(xiàn)代大工業(yè)的發(fā)展提供了硬件保障。工業(yè)應(yīng)用系統(tǒng)對作為控制的計(jì)算機(jī)也提出了新的要求。一方面要求主控機(jī)處理的數(shù)據(jù)更多，速度也更快；另一方面由于應(yīng)用系統(tǒng)復(fù)雜程度不

8、斷提高，控制單元種類很多，速度有快有慢，要求主控機(jī)有較強(qiáng)的適應(yīng)性?？偩€技術(shù)的發(fā)展為各種系統(tǒng)的設(shè)計(jì)提供了很大方便，提高了系統(tǒng)運(yùn)行的速度，用戶可以進(jìn)行各種組合。pc機(jī)總線通常聯(lián)接到pc微機(jī)的擴(kuò)展槽再經(jīng)插槽為外設(shè)提供io通道，速度和可靠性都很高。主機(jī)板通過擴(kuò)展槽這種開放式的總線體系與各種外圍設(shè)備進(jìn)行信息交換。ibm的16位工業(yè)標(biāo)準(zhǔn)isa總線是在工業(yè)生產(chǎn)中廣為使用的工控機(jī)系統(tǒng)總線，這種總線的技術(shù)已經(jīng)很成熟并被廣泛采用。目前不同性能指標(biāo)的通用或?qū)Ｓ玫臄?shù)據(jù)采集系統(tǒng)，在各種領(lǐng)域中隨處可見。但是，由于成本或技術(shù)開發(fā)等眾多因素的影響，一般的數(shù)據(jù)采集系統(tǒng)其速度和通道數(shù)不能滿足一些特殊領(lǐng)域的測試要求，或者滿足這些要

9、求的系統(tǒng)又由于成本相當(dāng)高而市場推廣的難度加大。高速數(shù)據(jù)采集是目前數(shù)據(jù)采集的發(fā)展方向。隨著微電子技術(shù)飛速發(fā)展，電子器件運(yùn)行速度有了很大的提高，幾十兆采樣頻率的ad逐漸得到廣泛的應(yīng)用。但是，數(shù)據(jù)傳輸和存儲一直制約著數(shù)據(jù)采集系統(tǒng)向更高速度上的發(fā)展。因此，如何進(jìn)行高速的數(shù)據(jù)傳輸和存儲是大容量連續(xù)數(shù)據(jù)采集系統(tǒng)的技術(shù)關(guān)鍵。目前一般是從兩個(gè)方面進(jìn)行考慮：1 采用高速傳輸協(xié)議，例如pci、usb2.0、1394等高速的數(shù)據(jù)傳輸協(xié)議，將采樣數(shù)據(jù)傳送到主機(jī)，然后進(jìn)行后續(xù)處理；2 采用高速度、大容量的存儲器件，如sdram、sbsram、fifo等,將采樣數(shù)據(jù)存儲在采集板上直接進(jìn)行處理。其中高速fifo就是硬件上得

10、到廣泛使用的一種存儲器件，因此我們采用了高速的fifo 器件idt72v2113。對于一般的高速數(shù)據(jù)采集系統(tǒng)而言，除了采用高速的a/d轉(zhuǎn)換器、高速存儲器等高速器件之外，還要解決如何高速尋址、如何控制總線邏輯、如何進(jìn)行高速存儲以及如何方便地與pc機(jī)交換數(shù)據(jù)等問題。這些問題都是設(shè)計(jì)一個(gè)高速數(shù)據(jù)采集系統(tǒng)所要共同面對的問題。本文介紹的高速數(shù)據(jù)采集，實(shí)現(xiàn)了數(shù)據(jù)的高速數(shù)據(jù)采集、數(shù)據(jù)存儲、數(shù)據(jù)分析等。使cpu能控制和協(xié)調(diào)外設(shè)的運(yùn)行，并提出了一種解決慢速外設(shè)和高速cpu時(shí)序之間矛盾的方法。可以應(yīng)用于高頻數(shù)據(jù)的采集、分析處理。1.2方案論證：隨著單片機(jī)構(gòu)成的較小系統(tǒng)中對信號進(jìn)行實(shí)時(shí)處理（如諧波分析等）已經(jīng)成為可

11、能，且越來越受到人們的重視。這就要求作為最底層的數(shù)據(jù)采集系統(tǒng)，既要具有很高的采樣速率，又要能提供更豐富的原始數(shù)據(jù)信息。 常規(guī)采集方案為：（1）由單片機(jī)直接控制的采集方案，這是最簡單最常用的控制方案。由于每次采樣都要有單片機(jī)的參與，需占用單片機(jī)的時(shí)間，影響其數(shù)據(jù)處理，而且對于多通道、多個(gè)ad轉(zhuǎn)換器的控制，因所需處理的信息更多，則更加不方便。（2）由dma控制的采集方案。此方案硬件電路復(fù)雜，若與單片機(jī)配合使用，需要單片機(jī)具有總線掛起功能（hold功能），否則還需要進(jìn)行總線切換。在總線掛起的時(shí)候，單片機(jī)就不能訪問外部存儲器和外部端口，如果單片機(jī)要訪問外部數(shù)據(jù)，也只能等待總線的釋放，這樣就帶來很多不方

12、便，也影響數(shù)據(jù)的及時(shí)處理。在電力系統(tǒng)的微機(jī)檢測系統(tǒng)中或者其他數(shù)據(jù)巡檢系統(tǒng)中，需要對多通道的數(shù)據(jù)作快速的采集分析，尤其是對于實(shí)時(shí)性很強(qiáng)的系統(tǒng)，更要求采集獲得的數(shù)據(jù)必須實(shí)時(shí)準(zhǔn)確地反映系統(tǒng)的運(yùn)行情況，例如，故障濾波和實(shí)時(shí)在線監(jiān)測系統(tǒng)。本文提出了一種易與各種單片機(jī)系統(tǒng)接口的由純硬件電路控制的多通道高速數(shù)據(jù)采集系統(tǒng)。它的自動采樣硬件電路主要采用fpga（field programmable gate array）和fifo（first in first out）技術(shù)設(shè)計(jì)而成。該裝置可以實(shí)現(xiàn)多路模擬量的高速采集，每一個(gè)模數(shù)轉(zhuǎn)換器（adc）可以采集10個(gè)通道的數(shù)據(jù)，并且多個(gè)模數(shù)轉(zhuǎn)換器件的輸出可以以總線形式進(jìn)

13、行擴(kuò)展。第二章系統(tǒng)硬件設(shè)計(jì)2.1系統(tǒng)設(shè)計(jì)原理框圖多通道高速ad數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)原理框圖如圖1所示：圖2.1高速數(shù)據(jù)采集系統(tǒng)原理框圖2.2設(shè)計(jì)基本思想圖中模擬量經(jīng)過低通濾波器預(yù)處理后，再進(jìn)入采樣保持器（sh），經(jīng)多路開關(guān)（multichannel switches）分時(shí)切換進(jìn)入模數(shù)轉(zhuǎn)換器，通過單片機(jī)的觸發(fā)，在fpga器件的控制下，進(jìn)入一次循環(huán)采樣，并將采樣數(shù)據(jù)依順序打入fifo器件，單片機(jī)在每個(gè)采樣結(jié)束后直接從fifo芯片中讀出數(shù)據(jù)即可。該多通道高速ad數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)核心就是在單片機(jī)的每一個(gè)定時(shí)中斷時(shí)，從fifo芯片中讀入采樣數(shù)據(jù)后，復(fù)位fifo器件，觸發(fā)fpga進(jìn)行硬件時(shí)序控制采樣，采樣

14、過程不需要單片機(jī)的參與，單片機(jī)可以并行處理主程序中的數(shù)據(jù)。高速數(shù)據(jù)采集的數(shù)據(jù)存放在雙口ram中，需要向pc機(jī)傳送數(shù)據(jù)。通過對單片機(jī)來讀sram中的數(shù)據(jù)，而沒有采用對存儲器的操作辦法。當(dāng)讀入數(shù)據(jù)滿時(shí)，發(fā)出信號停止采樣。pc系列微機(jī)系統(tǒng)的端口地址空間為0003ffh，這些地址通過對a0a9這10根地址線譯碼生成。系統(tǒng)預(yù)留給用戶的地址為30031fh，作為用戶io口的擴(kuò)展。aen參與譯碼 ，當(dāng)aen0時(shí)，才有效，表明此時(shí)由cpu行使總線控制權(quán)。2.3芯片介紹2.3.1at89c51簡介at89c51是一種帶4k字節(jié)閃爍可編程可擦除只讀存儲器（fperomfalsh programmable and

15、erasable read only memory）的低電壓，高性能cmos8位微處理器。該器件采用atmel高密度非易失存儲器制造技術(shù)制造，與工業(yè)標(biāo)準(zhǔn)的mcs-51 指令集和輸出管腳相兼容。由于將多功能8位cpu和閃爍存儲器組合在單個(gè)芯片中，atmel的at89c51是一種高效微控制器，為很多嵌入式控制系統(tǒng)提供了一種靈活性高且價(jià)廉的方案。圖2.2單片機(jī)結(jié)構(gòu)圖1主要特性：·與mcs-51 兼容 ·4k字節(jié)可編程閃爍存儲器 壽命：1000寫/擦循環(huán)數(shù)據(jù)保留時(shí)間：10年·全靜態(tài)工作：0hz-24hz·三級程序存儲器鎖定·128*8位內(nèi)部ram

16、83;32可編程i/o線·兩個(gè)16位定時(shí)器/計(jì)數(shù)器·5個(gè)中斷源 ·可編程串行通道·低功耗的閑置和掉電模式·片內(nèi)振蕩器和時(shí)鐘電路 2管腳說明：vcc：供電電壓。gnd：接地。p0口：p0口為一個(gè)8位漏級開路雙向i/o口，每腳可吸收8ttl門電流。當(dāng)p1口的管腳第一次寫1時(shí)，被定義為高阻輸入。p0能夠用于外部程序數(shù)據(jù)存儲器，它可以被定義為數(shù)據(jù)/地址的第八位。在fiash編程時(shí)，p0 口作為原碼輸入口，當(dāng)fiash進(jìn)行校驗(yàn)時(shí)，p0輸出原碼，此時(shí)p0外部必須被拉高。p1口：p1口是一個(gè)內(nèi)部提供上拉電阻的8位雙向i/o口，p1口緩沖器能接收輸出4ttl門

17、電流。p1口管腳寫入1后，被內(nèi)部上拉為高，可用作輸入，p1口被外部下拉為低電平時(shí)，將輸出電流，這是由于內(nèi)部上拉的緣故。在flash編程和校驗(yàn)時(shí)，p1口作為第八位地址接收。 p2口：p2口為一個(gè)內(nèi)部上拉電阻的8位雙向i/o口，p2口緩沖器可接收，輸出4個(gè)ttl門電流，當(dāng)p2口被寫“1”時(shí)，其管腳被內(nèi)部上拉電阻拉高，且作為輸入。并因此作為輸入時(shí)，p2口的管腳被外部拉低，將輸出電流。這是由于內(nèi)部上拉的緣故。p2口當(dāng)用于外部程序存儲器或16位地址外部數(shù)據(jù)存儲器進(jìn)行存取時(shí)，p2口輸出地址的高八位。在給出地址“1”時(shí)，它利用內(nèi)部上拉優(yōu)勢，當(dāng)對外部八位地址數(shù)據(jù)存儲器進(jìn)行讀寫時(shí)，p2口輸出其特殊功能寄存器的內(nèi)

18、容。p2口在flash編程和校驗(yàn)時(shí)接收高八位地址信號和控制信號。p3口：p3口管腳是8個(gè)帶內(nèi)部上拉電阻的雙向i/o口，可接收輸出4個(gè)ttl門電流。當(dāng)p3口寫入“1”后，它們被內(nèi)部上拉為高電平，并用作輸入。作為輸入，由于外部下拉為低電平，p3口將輸出電流（ill）這是由于上拉的緣故。p3口也可作為at89c51的一些特殊功能口，如下表所示：口管腳 備選功能p3.0 rxd（串行輸入口）p3.1 txd（串行輸出口）p3.2 /int0（外部中斷0）p3.3 /int1（外部中斷1）p3.4 t0（記時(shí)器0外部輸入）p3.5 t1（記時(shí)器1外部輸入）p3.6 /wr（外部數(shù)據(jù)存儲器寫選通）p3.7

19、 /rd（外部數(shù)據(jù)存儲器讀選通）p3口同時(shí)為閃爍編程和編程校驗(yàn)接收一些控制信號。rst：復(fù)位輸入。當(dāng)振蕩器復(fù)位器件時(shí)，要保持rst腳兩個(gè)機(jī)器周期的高電平時(shí)間。ale/prog：當(dāng)訪問外部存儲器時(shí)，地址鎖存允許的輸出電平用于鎖存地址的地位字節(jié)。在flash編程期間，此引腳用于輸入編程脈沖。在平時(shí)，ale端以不變的頻率周期輸出正脈沖信號，此頻率為振蕩器頻率的1/6。因此它可用作對外部輸出的脈沖或用于定時(shí)目的。然而要注意的是：每當(dāng)用作外部數(shù)據(jù)存儲器時(shí)，將跳過一個(gè)ale脈沖。如想禁止ale的輸出可在sfr8eh地址上置0。此時(shí)， ale只有在執(zhí)行movx，movc指令是ale才起作用。另外，該引腳被略

20、微拉高。如果微處理器在外部執(zhí)行狀態(tài)ale禁止，置位無效。/psen：外部程序存儲器的選通信號。在由外部程序存儲器取指期間，每個(gè)機(jī)器周期兩次/psen有效。但在訪問外部數(shù)據(jù)存儲器時(shí)，這兩次有效的/psen信號將不出現(xiàn)。/ea/vpp：當(dāng)/ea保持低電平時(shí)，則在此期間外部程序存儲器（0000h-ffffh），不管是否有內(nèi)部程序存儲器。注意加密方式1時(shí)，/ea將內(nèi)部鎖定為reset；當(dāng)/ea端保持高電平時(shí)，此間內(nèi)部程序存儲器。在flash編程期間，此引腳也用于施加12v編程電源（vpp）。xtal1：反向振蕩放大器的輸入及內(nèi)部時(shí)鐘工作電路的輸入。xtal2：來自反向振蕩器的輸出。3振蕩器特性xtal

21、1和xtal2分別為反向放大器的輸入和輸出。該反向放大器可以配置為片內(nèi)振蕩器。石晶振蕩和陶瓷振蕩均可采用。如采用外部時(shí)鐘源驅(qū)動器件，xtal2應(yīng)不接。有余輸入至內(nèi)部時(shí)鐘信號要通過一個(gè)二分頻觸發(fā)器，因此對外部時(shí)鐘信號的脈寬無任何要求，但必須保證脈沖的高低電平要求的寬度。4芯片擦除整個(gè)perom陣列和三個(gè)鎖定位的電擦除可通過正確的控制信號組合，并保持ale管腳處于低電平10ms 來完成。在芯片擦操作中，代碼陣列全被寫“1”且在任何非空存儲字節(jié)被重復(fù)編程以前，該操作必須被執(zhí)行。此外，at89c51設(shè)有穩(wěn)態(tài)邏輯，可以在低到零頻率的條件下靜態(tài)邏輯，支持兩種軟件可選的掉電模式。在閑置模式下，cpu停止工作

22、。但ram，定時(shí)器，計(jì)數(shù)器，串口和中斷系統(tǒng)仍在工作。在掉電模式下，保存ram的內(nèi)容并且凍結(jié)振蕩器，禁止所用其他芯片功能，直到下一個(gè)硬件復(fù)位為止。2.3.2fifo存儲器件idt72v2113簡介高速數(shù)據(jù)采集是目前數(shù)據(jù)采集的發(fā)展方向。隨著微電子技術(shù)飛速發(fā)展，電子器件運(yùn)行速度有了很大的提高，幾十兆采樣頻率的ad逐漸得到廣泛的應(yīng)用。但是，數(shù)據(jù)傳輸和存儲一直制約著數(shù)據(jù)采集系統(tǒng)向更高速度上的發(fā)展。因此，如何進(jìn)行高速的數(shù)據(jù)傳輸和存儲是大容量連續(xù)數(shù)據(jù)采集系統(tǒng)的技術(shù)關(guān)鍵。目前一般是從兩個(gè)方面進(jìn)行考慮：1 采用高速傳輸協(xié)議，例如pci、usb2.0、1394等高速的數(shù)據(jù)傳輸協(xié)議，將采樣數(shù)據(jù)傳送到主機(jī)，然后進(jìn)行后

23、續(xù)處理；2 采用高速度、大容量的存儲器件，如sdram、sbsram、fifo等,將采樣數(shù)據(jù)存儲在采集板上直接進(jìn)行處理。其中高速fifo就是硬件上得到廣泛使用的一種存儲器件，在此詳細(xì)介紹了美國idt公司的idt72v2113的內(nèi)部結(jié)構(gòu)、主要功能及其使用方法，并就如何實(shí)現(xiàn)多片72v2113的字長和深度擴(kuò)展的軟件和硬件連接給出詳細(xì)的說明。1) idt72v2113功能介紹idt72v2113是由美國idt公司生產(chǎn)的高速大容量先進(jìn)先出存儲器件。其最高工作頻率為133mhz；容量為512k 字節(jié)，可以通過引腳方便的將容量設(shè)置成512k 9bit或者256k 18bit兩種方式；idt72v2113可以

24、設(shè)置標(biāo)準(zhǔn)工作模式或者fwft（fist word fall through）工作模式，并提供全滿、半滿、全空、將滿以及將空等五種標(biāo)志信號。圖2.3 idt72v2113內(nèi)部原理圖idt72v2113的內(nèi)部結(jié)構(gòu)如圖2.3所示，主要由一個(gè)內(nèi)部ram陣列以及讀寫控制單元、讀寫指針單元、輸入輸出寄存器、標(biāo)志信號以及復(fù)位單元組成。其內(nèi)部ram陣列采用先進(jìn)先出設(shè)計(jì)技術(shù)，外部數(shù)據(jù)首先存到輸入數(shù)據(jù)寄存器，再傳送到ram陣列，依次保存，數(shù)據(jù)的先后順序通過修改寫指針確認(rèn)。ram陣列始終檢測輸出數(shù)據(jù)寄存器的狀態(tài)，一旦為空，ram陣列的數(shù)據(jù)送到輸出數(shù)據(jù)寄存器，外部設(shè)備可以直接從輸出數(shù)據(jù)寄存器讀出數(shù)據(jù)，數(shù)據(jù)的讀順序通過

25、讀指針來控制。通過設(shè)置輸出使能引腳為高狀態(tài)來禁止數(shù)據(jù)的輸出，以減低芯片的功耗。為了方便數(shù)據(jù)的讀寫，idt72v2113還增加了一些對數(shù)據(jù)讀寫的控制信號，包括讀寫使能、讀寫時(shí)鐘以及字寬控制等。2）idt72v2113的字長和字深擴(kuò)展大容量數(shù)據(jù)存儲是高速數(shù)據(jù)采集系統(tǒng)迫切需要解決的問題，例如，一個(gè)20m采樣速率、8位的adc，在一秒鐘的時(shí)間內(nèi)所采集到的數(shù)據(jù)量是20m字節(jié)，雖然idt72v2113的單片容量是512k 9 bit，可以很好的滿足一般的數(shù)據(jù)采集系統(tǒng)的需要，但是，對于高速、無間隔的數(shù)據(jù)采集系統(tǒng)來說，一片的容量是不夠的。idt72v2113便于擴(kuò)展的特性可以很容易地解決這個(gè)問題。其容量擴(kuò)展可

26、以分為字長擴(kuò)展和深度擴(kuò)展，且不需要外部控制電路，很方便電路設(shè)計(jì)及軟件開發(fā)。 idt72v2113的字長擴(kuò)展idt72v2113的字長擴(kuò)展比較簡單，只要把各個(gè)芯片的控制信號連在一起就可以實(shí)現(xiàn)。這里需要注意的是 ef/ir和ff/or兩個(gè)引腳，在標(biāo)準(zhǔn)模式下這兩個(gè)管腳的功能為ef和ff，把各個(gè)芯片這兩個(gè)管腳分別相與；在fwft模式下，這兩個(gè)管腳功能為ir和or，把各個(gè)芯片的這兩個(gè)管腳分別相或，這樣就可以確保同步讀寫每一個(gè)idt72v213。idt72v2113的深度擴(kuò)展idt72v2113的深度擴(kuò)展方式僅適用于fwft工作模式。兩片idt72v2113的字深擴(kuò)展的硬件連接如圖2.4所示。其中，傳輸時(shí)

27、鐘可以選擇寫時(shí)鐘和讀時(shí)鐘中頻率高的那個(gè)時(shí)鐘信號。工作原理為：當(dāng)有數(shù)據(jù)寫入第一片fifo中后，其輸出允許信號（or）低有效，從而使第二片fifo的寫使能信號有效；同時(shí)，只要第二片fifo中仍有空間，它的輸入允許信號（ir）有效（低有效），從而使第一片fifo的讀使能信號（ren）有效，這樣，在傳輸時(shí)鐘的驅(qū)動下，數(shù)據(jù)由第一片fifo向第二片fifo傳送，直到第二片fifo寫滿為止，以后的數(shù)據(jù)將儲存在第一片fifo中。通過深度擴(kuò)展，兩片idt72v2113可形成容量為1m 9 bit的數(shù)據(jù)緩沖。3）idt72v2113的容量擴(kuò)展實(shí)例idt72v2113不僅可以通過字長擴(kuò)展和深度擴(kuò)展來實(shí)現(xiàn)容量擴(kuò)展，而

28、且可以將兩者結(jié)合起來，進(jìn)行更大容量的擴(kuò)展，如用四片idt72v2113擴(kuò)展成容量為1m 18 bit的數(shù)據(jù)緩沖，連接圖如圖2.5所示。 圖2.5 容量擴(kuò)展示例2.3.3fpga芯片簡介本數(shù)據(jù)采集的設(shè)計(jì)中，選用一片flex10k系列芯片epf10k130v epf10k130b來實(shí)現(xiàn)時(shí)序發(fā)生器的功能 。flex 10k是altera公司研制的第一個(gè)嵌入式的pld，它具有高密度、低成本、低功率等特點(diǎn)，是當(dāng)今altera cpld中應(yīng)用前景最好的器件系列之一。它采用了重復(fù)可構(gòu)造的cmos sram工藝，并把連續(xù)的快速通道互連與獨(dú)特的嵌入式陣列結(jié)構(gòu)相結(jié)合，同時(shí)可結(jié)合眾多可編程器件來完成普通門陣列的宏功

29、能。每一個(gè)flex 10k器件均包括一個(gè)嵌入式陣列和一個(gè)邏輯陣列，因而設(shè)計(jì)人員可輕松地開發(fā)集存貯器、數(shù)字信號處理器及特殊邏輯等強(qiáng)大功能于一身的芯片。flex10k系列是altera公司新近開發(fā)的一種高性能可編程邏輯器件系列，它的結(jié)構(gòu)特點(diǎn)使之有很多新穎的功能，尤其適合于數(shù)字信號處理系統(tǒng)應(yīng)用。 1）flex10k系列主要具有以下特點(diǎn)： ·是第一種商品化的具有嵌入陣列（embeded array）的可編程邏輯器件 系列，可以高效實(shí)現(xiàn)片內(nèi)存儲器和復(fù)雜邏輯函數(shù)。 ·高容量，單片集成度為1萬10萬等效邏輯門，具有7205392個(gè)片內(nèi)寄 存器，可以在不占用內(nèi)部邏輯資源的條件下實(shí)現(xiàn)6,14

30、424,576 bits的片內(nèi) 存儲器。 ·具有靈活的內(nèi)部連線資源，內(nèi)部模塊間采用高速、延時(shí)可預(yù)測的快速通道連接，邏輯單元間具有高速、高扇出的級聯(lián)鏈和快速進(jìn)位鏈，片內(nèi)還有三態(tài)網(wǎng)絡(luò)和6個(gè)全局時(shí)鐘以及4個(gè)全局清零信號。 ·豐富的i/o資源，每個(gè)i/o管腿可以選擇為三態(tài)控制或集電極開路輸出，還可以通過編程控制每個(gè)i/o管腿的速度以及i/o寄存器的使用。·采用0.5微米三層金屬sram工藝，配置信息由片外存儲器或主機(jī)提供，可以靈活實(shí)現(xiàn)在線動態(tài)重構(gòu)功能。片內(nèi)包含符合ieee標(biāo)準(zhǔn)的邊界掃描測試（bst）電路。對3.3v和5v電源兼容，并具有低功耗工作模式。·靈活的封

31、裝形式，具有84560管腿的多種封裝，并且該系列內(nèi)同一封裝的不同型號芯片管腿兼容。altera公司的flex10k是工業(yè)界第一個(gè)嵌入式的pld，具有高密度、低成本、低功率等優(yōu)點(diǎn)。器件的主要結(jié)構(gòu)特點(diǎn)是除主要的邏輯陣列塊（lab）之外，首次采用了嵌入陣列塊（eab）。每個(gè)陣列塊包含8個(gè)邏輯單元（le）和一個(gè)局部互連。一個(gè)le又由四輸入查找表（lut）、一個(gè)可編程寄存器和專用的載運(yùn)和級聯(lián)功能的信號通道所組成。 在flex10k器件中，把每一組邏輯單元（8個(gè)le）組成一個(gè)邏輯陣列塊（lab），所有的邏輯陣列塊（lab）排成行和列。在一行里還包含一個(gè)單一的eab。多個(gè)lab和多個(gè)eab采用快速通道互相連

32、接。 嵌入式陣列塊（eab）是flex10k系列器件在結(jié)構(gòu)設(shè)計(jì)上的一個(gè)重要部件。它是一個(gè)輸入端口和輸出端口都帶有寄存器的一種靈活的ram塊，嵌入陣列塊（eab）組成的規(guī)模和靈活性對比較多的內(nèi)存是適宜的。采用可編程的帶有只讀平臺的嵌入陣列塊（eab）在配置期間可執(zhí)行邏輯功能并建立一個(gè)大的查找表（lut），在這個(gè)查找表里用查找的結(jié)果執(zhí)行組合邏輯函數(shù)，而不用計(jì)算它們。顯然，用這種組合邏輯函數(shù)執(zhí)行比通常在邏輯里應(yīng)用算法執(zhí)行要快，而且專用eab容易應(yīng)用，并且快速提供可能預(yù)測的延遲。該系列芯片是altera公司典型的可通過jtag在線編程的fpga器件。外部時(shí)鐘信號作為fpga時(shí)序發(fā)生器的基準(zhǔn)信號，所有時(shí)

33、序信號的產(chǎn)生都是以此為基礎(chǔ)的。epf10k130v epf10k130b芯片內(nèi)部分為兩部分：一部分是信號處理控制時(shí)序發(fā)生器，它為信號處理(如a/d轉(zhuǎn)換、數(shù)字信號存取等)提供各種同步控制時(shí)序；另一部分是驅(qū)動時(shí)序發(fā)生器，它根據(jù)具體驅(qū)動時(shí)序邏輯的要求，產(chǎn)生工作所需的驅(qū)動信號，并通過積分控制信號設(shè)定不同的積分周期，同時(shí)它還為信號處理控制時(shí)序的產(chǎn)生提供時(shí)鐘控制信號。該數(shù)據(jù)采集系統(tǒng)有三種工作狀態(tài)：數(shù)據(jù)采集系統(tǒng)初始化；數(shù)據(jù)采集過程；機(jī)讀取信號過程。每個(gè)flex 10k中的eab均含有2048bit的ram。另外，每個(gè)eab單元中還包括數(shù)據(jù)區(qū)、總線和讀/寫控制等幾部分。圖2.6所示為eab單元的內(nèi)都結(jié)構(gòu)。數(shù)據(jù)

34、區(qū)是eab的核心部分，每個(gè)eab包含2048bit的ram，同時(shí)又可根據(jù)數(shù)據(jù)線/地址線的不同設(shè)置將其寬度調(diào)整為2048×1bit，1024×2bit，512×4bit，256×8bit等。總線是指eab中所包括的三條總線，即輸入數(shù)據(jù)總線、地址總線和輸出數(shù)據(jù)總線。其中輸入數(shù)據(jù)總線可以配制成8bit、4bit、2bit或1bit位寬；地址總線同數(shù)據(jù)總線相適應(yīng)，具有8bit、9bit、10bit或11bit位寬；而輸出數(shù)據(jù)總線則與輸入總線相對應(yīng)，這三條總線都設(shè)計(jì)有同步/異步兩種工作方式。第三部分為讀/寫控制部分。當(dāng)eab用于異步ram電路時(shí)，必須外加ram寫使

35、能信號we，以保證數(shù)據(jù)和地址信號滿足其時(shí)序要求，而當(dāng)eab用作同步ram時(shí)，它可以產(chǎn)生相對其全局時(shí)鐘信號的we信號。eab的ram與epga中的分布式ram不同，flex 10k eab能夠信號可預(yù)測的定時(shí)關(guān)系，而且eab的寫使能信號（we）即可與輸入時(shí)鐘同步工作，也可以異步工作。另外，eab還包含用于同步設(shè)計(jì)的輸入寄存器、輸出寄存器和地址寄存器。eab的輸出可以是寄存器輸出，也可以是組合輸出，eab ram的大小很靈活，因此，它既可以配置成256×8、512×4，也可以配置成1024×2或2048×1。flex 10k器件的eab資源如表1所列。eab

36、的ram資源較為豐富，可用來設(shè)計(jì)ram、fifo及雙端口ram等許多應(yīng)用電路。表1 flex 10k器件eab資源器件型號eab的個(gè)數(shù)epf10k10 epf10k10a3epf10k206epf10k30 epf10k30a epf10k30b6epf10k408epf10k50 epf10k50v epf10k50b10epf10k709epf10k100 epf10k100a epf10k100b12epf10k130v epf10k130b16一片fpga可以替代原來的幾十個(gè)分立元件來實(shí)現(xiàn)數(shù)據(jù)采集系統(tǒng)中各種驅(qū)動和控制時(shí)序邏輯，而且fpga還允許設(shè)計(jì)編程保密位。采用fpga有利于減小系統(tǒng)

37、電路板的面積、提高系統(tǒng)的安全保密性、降低系統(tǒng)功耗和保證產(chǎn)品的質(zhì)量。總之，時(shí)序發(fā)生器的可編程特性使其能夠最大程度地滿足用戶的不同要求。2.3.4ad轉(zhuǎn)換芯片tlc5510的簡介ad轉(zhuǎn)換器采用ti公司的t lc 5510芯片。tlc 5510為5v電源、8bit、20msps的高速并行a/d轉(zhuǎn)換器，最大量程為2v。（） 的引腳說明為引腳、表貼封裝形式（）。其引腳排列如圖所示。各引腳功能如下：模擬信號地； ：模擬信號輸入端；：時(shí)鐘輸入端；：數(shù)字信號地；：數(shù)據(jù)輸出端口。為數(shù)據(jù)最低位，為最高位；：輸出使能端。當(dāng)為低時(shí)， 數(shù)據(jù)有效，當(dāng)為高時(shí)，為高阻抗；：模擬電路工作電源；：數(shù)字電路工作電源； ：內(nèi)部參考電

38、壓引出端之一，當(dāng)使用內(nèi)部電壓分壓器產(chǎn)生額定的基準(zhǔn)電壓時(shí)，此端短路至端；：參考電壓引出端之二；：參考電壓引出端之三； ：內(nèi)部參考電壓引出端之四，當(dāng)使用內(nèi)部電壓基準(zhǔn)器產(chǎn)生額定的基準(zhǔn)電壓時(shí)，此端短路至端。（） 的內(nèi)部結(jié)構(gòu)及工作過程的內(nèi)部結(jié)構(gòu)如圖所示。由圖中可以看出：模數(shù)轉(zhuǎn)換器內(nèi)含時(shí)鐘發(fā)生器、內(nèi)部基準(zhǔn)電壓分壓器、套高位采樣比較器、編碼器、鎖存器、套低位采樣比較器、編碼器和個(gè)低位鎖存器等電路。的外部時(shí)鐘信號通過其內(nèi)部的時(shí)鐘發(fā)生器可產(chǎn)生路內(nèi)部時(shí)鐘，以驅(qū)動組采樣比較器?；鶞?zhǔn)電壓分壓器則可用來為這組比較器提供基準(zhǔn)電壓。輸出信號的高位由高位編碼器直接提供，而低位的采樣數(shù)據(jù)則由兩個(gè)低位的編碼器交替提供。的工作時(shí)序

39、時(shí)鐘信號在每一個(gè)下降沿采集模擬輸入信號。第次采集的數(shù)據(jù)經(jīng)過個(gè)時(shí)鐘周期的延遲之后，將送到內(nèi)部數(shù)據(jù)總線上。在工作時(shí)序的控制下，當(dāng)?shù)谝粋€(gè)時(shí)鐘周期的下降沿到來時(shí)，模擬輸入電壓將被采樣到高比較器塊和低比較器塊，高比較器塊在第二個(gè)時(shí)鐘周期的上升沿最后確定高位數(shù)據(jù)，同時(shí)，低基準(zhǔn)電壓產(chǎn)生與高位數(shù)據(jù)相應(yīng)的電壓。低比較塊在第三個(gè)時(shí)鐘周期的上升沿的最后確定低位數(shù)據(jù)。高位數(shù)據(jù)和低位數(shù)據(jù)在第四個(gè)時(shí)鐘周期的上升沿進(jìn)行組合，這樣，第次采集的數(shù)據(jù)經(jīng)過個(gè)時(shí)鐘周期的延遲之后，便可送到內(nèi)部數(shù)據(jù)總線上。此時(shí)如果輸出使能有效，則數(shù)據(jù)便可被送至位數(shù)據(jù)總線上。由于的最大周期為，因此，數(shù)模轉(zhuǎn)換器的最小采樣速率可以達(dá)到。在電路中，模擬電源vd

40、da和數(shù)字電源vddd相互獨(dú)立。vdda與數(shù)字地agnd之間及vddd與模擬地dgnd之間都用4.7電容、0.1電容和鐵氧磁環(huán)去耦和消除電源的紋波。agnd與dgnd分開，以避免數(shù)字信號給模擬信號帶來噪聲。放大后的視頻信號直接加在tlc5510的19腳。tlc5510的時(shí)鐘信號由tms320f206的時(shí)鐘信號輸出腳clkoiu1提供。（3）在線陣數(shù)據(jù)系統(tǒng)中的應(yīng)用圖2.8 為的典型外接電路。圖中的為高頻磁珠，模擬供電電源經(jīng)為三部分模擬電路提供工作電流，以獲得更好的高頻去耦效果。在用該數(shù)據(jù)采集系統(tǒng)采集數(shù)據(jù)的過程中，當(dāng)系統(tǒng)輸入端輸入模擬信號時(shí)，在由時(shí)序發(fā)生器產(chǎn)生的轉(zhuǎn)換控制時(shí)鐘的同步控制下， 會將差動

41、放大、低通濾波后的模擬信號實(shí)時(shí)地轉(zhuǎn)換為與其模擬幅值相對應(yīng)的數(shù)字信號，當(dāng)?shù)妮敵鍪鼓?為低電平且高速數(shù)據(jù)存儲器的地址譯碼控制和寫控制均有效時(shí)，系統(tǒng)可將轉(zhuǎn)換結(jié)果存入高速數(shù)據(jù)存儲器，以等待機(jī)的讀取。為了使系統(tǒng)輸入的模擬信號能夠正確可靠的轉(zhuǎn)換和存儲，在設(shè)計(jì)過程中，對的工作控制時(shí)鐘、輸出使能及高速數(shù)據(jù)存儲器的地址譯碼控制時(shí)鐘、讀寫控制時(shí)鐘的周期做了具體的時(shí)間預(yù)算，并對它們之間的邏輯相位關(guān)系做了詳細(xì)的研究。根據(jù)預(yù)算，將時(shí)序發(fā)生器內(nèi)部的計(jì)數(shù)器、比較器、邏輯門以及觸發(fā)器等進(jìn)行逐級分頻和邏輯組合，從而使其產(chǎn)生正確可靠的時(shí)序邏輯。系統(tǒng)及數(shù)據(jù)分析實(shí)驗(yàn)證明，采用作為轉(zhuǎn)換芯片，其接口電路簡單實(shí)用，使用方便，穩(wěn)定性好。2.

42、3.5串口rs232的簡介采用rs-232標(biāo)準(zhǔn)的通信連接，電平轉(zhuǎn)換芯片采用max232。rs-232是目前串行通信中最常用的總線，其標(biāo)準(zhǔn)rs-232c是美國電子工業(yè)協(xié)會eia制定的串行物理接口協(xié)議。rs表示eia的“推薦標(biāo)準(zhǔn)”，232為標(biāo)準(zhǔn)編號。rs-232接口的特征是負(fù)邏輯，單端驅(qū)動，共地接收，只適用于點(diǎn)對點(diǎn)通信。當(dāng)信號線上的電平-3v-15v時(shí)，表示邏輯“1”；當(dāng)信號線上的電平為+3v+15v時(shí)，表示邏輯“0”。通信雙方使用一條公共信號地線作電平參考。rs-232c標(biāo)準(zhǔn)規(guī)定，驅(qū)動器負(fù)載電容不超過2500pf，通信距離受此電容的限制。另外，rs-232屬于單端信號傳送，存在共地噪聲和不能抑制

43、的共模干擾；因此其通信距離限15m以下，通信速率限于20kbps以下。 第三章系統(tǒng)設(shè)計(jì)原理及工作原理3.1ad轉(zhuǎn)換工作原理ad轉(zhuǎn)換器采用ti公司的t lc 5510芯片。tlc 5510為5v電源、8bit、20msps的高速并行a/d轉(zhuǎn)換器，最大量程為2v。tlc5510的工作特點(diǎn)是：以流水線方式工作，在每一個(gè)clk周期都啟動一次采樣，完成一次采樣；每次啟動采樣是在clk的下降沿進(jìn)行，不過采樣轉(zhuǎn)換結(jié)果的輸出卻在2.5個(gè)周期后，如果計(jì)算上輸出時(shí)延tdd，從采樣到輸出需經(jīng)2.5*tclk+tdd。對于需要設(shè)計(jì)的采樣控制器，可以認(rèn)為，每加一個(gè)采樣clk周期，a/d就會輸出一個(gè)采樣數(shù)據(jù)。當(dāng)采樣時(shí)鐘為

44、高電平時(shí)，a/d轉(zhuǎn)換器處于跟蹤狀態(tài)；時(shí)鐘下降沿時(shí)，輸入信號被保持，a/d轉(zhuǎn)換器進(jìn)入轉(zhuǎn)換狀態(tài)，轉(zhuǎn)換數(shù)據(jù)延遲2.5個(gè)時(shí)鐘周期后在時(shí)鐘上升沿輸出。這樣對于a/d采樣，每一個(gè)時(shí)鐘到來時(shí)就會有采樣數(shù)據(jù)輸出。因此tlc5510除了數(shù)據(jù)線外，還包含一個(gè)輸出允許接口信號。對于一個(gè)數(shù)據(jù)采樣系統(tǒng)關(guān)鍵的是地址產(chǎn)生電路和采樣時(shí)鐘產(chǎn)生電路，傳統(tǒng)的采樣大多是借助于邏輯芯片來分別實(shí)現(xiàn)這兩部分電路。而這里引入軟件采樣的概念，即利用軟件編程的方法來分別產(chǎn)生a/d采樣所需的時(shí)鐘脈沖和地址信號。控制采樣的指令如下。 ld 起始地址，arpt 每行采樣點(diǎn)數(shù) write smem多通道高速ad數(shù)據(jù)采集系統(tǒng)的采樣部分的原理框圖如圖3.1

45、所示。它由一片多路模擬開關(guān)max306，一片tlc5510，構(gòu)成了一個(gè)數(shù)據(jù)轉(zhuǎn)換單元。max306是一個(gè)16路的多路模擬開關(guān)，為了減小采樣誤差， tlc采用內(nèi)部25v電壓基準(zhǔn)源，輸入接到tlc5510的數(shù)據(jù)線上，輸出接到連接fifo的輸入數(shù)據(jù)總線上，可以將多個(gè)這樣的數(shù)據(jù)轉(zhuǎn)換單元并接到總線上，通過每個(gè)單元的74hc245的使能腳選通。由于設(shè)計(jì)上是可以擴(kuò)展的，即，將多個(gè)數(shù)據(jù)轉(zhuǎn)換單元數(shù)據(jù)輸出總線并聯(lián)接到fifo的輸入總線上，所以，采用將tlc5510的busy位作為數(shù)據(jù)位最低位讀入。由于可以是多通道多ad轉(zhuǎn)換器的工作模式，在設(shè)計(jì)時(shí)已經(jīng)考慮到采樣保持及轉(zhuǎn)換時(shí)間的要求，并給出了一定的裕度，定時(shí)采樣時(shí)不必判

46、斷ad轉(zhuǎn)換是否完成，而直接讀取總線上的數(shù)據(jù)。在數(shù)據(jù)處理時(shí)，判斷最低位是否為0來確定本次采樣數(shù)據(jù)是否有效，如果有效，則右移一位得到有效數(shù)據(jù)，當(dāng)然，這樣會降低采樣精度，但對一般的數(shù)據(jù)處理系統(tǒng)，8位也已經(jīng)足夠了。如果無效，則舍棄本次采樣數(shù)據(jù)，并累加無效次數(shù)，計(jì)數(shù)超過設(shè)定的次數(shù)，則應(yīng)發(fā)出告警，提示tlc5510采樣異常。3.2關(guān)于fpga的簡介3.2.1fpga的概述fpga是復(fù)雜的pld，專指那些集成規(guī)模大于1000門以上的可編程邏輯器件。它由與陣列、或陣列、輸入緩沖電路、輸出宏單元組成，具有門電路集成度高、可配置為多種輸入輸出形式、多時(shí)鐘驅(qū)動、內(nèi)含rom或flash(部分支持在系統(tǒng)編程)、可加密、

47、低電壓、低功耗以及支持混合編程技術(shù)等突出特點(diǎn)。而且cpld的邏輯單元功能強(qiáng)大，一般的邏輯在單元內(nèi)均可實(shí)現(xiàn)，因而其互連關(guān)系簡單，電路的延時(shí)就是單元本身和集總總線的延時(shí)(通常在數(shù)納秒至十?dāng)?shù)納秒)，并且可以預(yù)測。所以fpga比較適合于邏輯復(fù)雜、輸入變量多但對觸發(fā)器的需求量相對較少的邏輯型系統(tǒng)。 當(dāng)今社會是數(shù)字化的社會，是數(shù)字集成電路廣泛應(yīng)用的社會。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(vlsic，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)

48、計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(asic)芯片，而且希望asic的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的asic芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(fpld)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(fpga)和復(fù)雜可編程邏輯器件(cpld)。 fpga是可編程邏輯器件，是在pal,gal等邏輯器件的基礎(chǔ)之上發(fā)展起來的。同以往的pal,gal等相比較， fpga的規(guī)模比較大，它可以替代幾十甚至幾千塊通用ic芯片。這樣的fpga實(shí)際上就是一個(gè)子系統(tǒng)部件。這種芯片受到世界范圍內(nèi)電子工程設(shè)計(jì)人員的廣泛關(guān)注和普遍歡迎。經(jīng)過了十幾年的發(fā)展，許多公司都開發(fā)出了多種可編

49、程邏輯器件。比較典型的就是xilinx公司的fpga器件系列和altera公司的cpld器件系列，它們開發(fā)較早，占用了較大的pld市場。通常來說，在歐洲用xilinx的人多，在日本和亞太地區(qū)用altera的人多，在美國則是平分秋色。全球pld/fpga產(chǎn)品60%以上是由altera和xilinx提供的?？梢灾valtera和xilinx共同決定了pld技術(shù)的發(fā)展方向。當(dāng)然還有許多其它類型器件，如：lattice，vantis，actel，quicklogic，lucent等。3.2.2fpga的發(fā)展： 可編程邏輯器(pld)是70年代發(fā)展起來的一種劃時(shí)代的新型邏輯器件，一般來說，pld器件是由用

50、戶配置以完成某種邏輯功能的電路。pld器件自問世以來，制造工藝上采用ttl、cmos、ecl及靜態(tài)ram技術(shù)，器件類型有prom、藝高度發(fā)展的產(chǎn)物。80年代末，美國altera和xilinx公司采用eecmos工藝，分別推出大規(guī)模和超大規(guī)模的復(fù)雜可編程邏輯器件(cpld)和現(xiàn)場可編程邏輯門陣列器件(fpga)，這種芯片在達(dá)到高度集成度的同時(shí)，所具有的應(yīng)用靈活性和多組態(tài)功能是以往的lsi/vlsi電路無法比擬的。到90年代，cpld/fpga發(fā)展更為迅速，不僅具有電擦除特性，而且出現(xiàn)了邊緣掃描及在線編程等高級特性。另外，外圍i/o模塊擴(kuò)大了在系統(tǒng)中的應(yīng)用范圍和擴(kuò)展性。較常用的有xilin x公司

51、的epld和altera及l(fā)attice公司的cpld。1992年lattice公司率先推出isp(in-system program-mability)，并推出isp_lsi1000系列高密度isp器件。1998年hdpld的主流產(chǎn)品集成 度約為13萬門，同時(shí)25萬門產(chǎn)品開始面世，1999年產(chǎn)品集成度40萬門，2000年已經(jīng)出現(xiàn)了容量為200萬門的產(chǎn)品。pld器件目前正朝著更高速、更高集成度、更強(qiáng)功能和更靈活的方向發(fā)展，它eprom、e2prom、fpla、pal、gal、pml及l(fā)ca等，pld在性能和規(guī)模上的發(fā)展，主要依賴于制造工藝的不斷改進(jìn)，高密度pld是vlsi集成工不僅已成為標(biāo)準(zhǔn)邏

52、輯器件的一個(gè)強(qiáng)有力的競爭對手，也成為掩膜式專用集成電路的競爭者。3.3fpga實(shí)現(xiàn)硬件采樣的原理fifo的d0d7連接到ad轉(zhuǎn)換單元的tlc5510的輸出數(shù)據(jù)線上，wr  f是由cpld發(fā)出的將tlc5510轉(zhuǎn)換完成后的數(shù)據(jù)打入fifo的寫信號，rd  f是 單片機(jī)采樣數(shù)據(jù)從fifo芯片中讀出的讀信號。/rst  f復(fù)位fifo芯片的信號，sh是啟動采樣保持器工作在采樣還是保持狀態(tài)的控制信號，ch0ch3是每一片ad芯片的輸入通道選擇。由于每次采樣前會復(fù)位fifo器件，所以，每次采樣開始時(shí)的讀指針和寫指針均指向第一個(gè)物理存儲地址，只要采樣的數(shù)據(jù)不超過256個(gè)字，e

53、f和ff標(biāo)志可以不讀入判斷，實(shí)際上，ef和ff標(biāo)志引腳雖然連接到了 idt72v2113，但沒有處理。idt72v2113實(shí)現(xiàn)時(shí)序的控制，包括：啟動采樣，鎖存數(shù)據(jù)，啟動ad轉(zhuǎn)換，將數(shù)據(jù)打入fifo存儲器，道號遞增重復(fù)下一通道采樣。硬件控制采樣邏輯實(shí)際上就是fpga與采樣保持器、ad轉(zhuǎn)換器、fifo的時(shí)序配合，時(shí)序由fpga在單片機(jī)觸發(fā)采樣后自動完成。單片機(jī)上電初始化時(shí)就給fifo器件發(fā)一個(gè)復(fù)位信號，使fifo器件的讀指針和寫指針復(fù)位，指向第一個(gè)物理單元，同時(shí)，去觸發(fā)cpld進(jìn)入第一通道的采樣邏輯。復(fù)位fifo觸發(fā)采樣 啟動采樣保持器保持?jǐn)?shù)據(jù) 啟動a/d轉(zhuǎn)換將采樣數(shù)據(jù)打入fifo由于fifo器件

54、的讀和寫是完全獨(dú)立的，所以單片機(jī)在每一個(gè)定時(shí)中斷中，直接一次性地將所有采樣數(shù)據(jù)從fifo中讀取數(shù)據(jù)，放入單片機(jī)的內(nèi)存區(qū)域供處理，讀完數(shù)據(jù)后，復(fù)位fifo器件并重新觸發(fā)fpga執(zhí)行下一點(diǎn)的采樣，退出定時(shí)中斷程序處理數(shù)據(jù)。tlc5510的轉(zhuǎn)換是同時(shí)進(jìn)行的，順序進(jìn)行的僅僅是從tlc5510將采樣數(shù)據(jù)打入fifo存儲器和從fifo讀出采樣數(shù)據(jù)，所以，數(shù)據(jù)最高采樣速率取決于以下幾個(gè)部件的速率，即，采樣保持器的采樣時(shí)間，ad轉(zhuǎn)換時(shí)間，ad中數(shù)據(jù)打入fifo的時(shí)間，以及從fifo中讀出數(shù)據(jù)的時(shí)間。通過選用高速的采樣保持器件和高速的ad轉(zhuǎn)換器件，可以提高采樣的速率。fpga程序用vhdl語言設(shè)計(jì)，設(shè)計(jì)的關(guān)鍵是

55、分析各個(gè)器件的工作時(shí)序和采樣保持時(shí)間，ad轉(zhuǎn)換時(shí)間，打入數(shù)據(jù)等。vhdl設(shè)計(jì)的時(shí)序處理的進(jìn)程中，要根據(jù)fpga工作的頻率計(jì)算各個(gè)等待周期，等器件準(zhǔn)備好以后才能進(jìn)行下一個(gè)處理。如圖5所示，單片機(jī)觸發(fā)復(fù)位fifo信號和采樣邏輯，cpld先復(fù)位fifo，然后啟動采樣保持器進(jìn)行采樣，插入等待周期，等采樣完成以后，再發(fā)出命令使采樣保持器保持?jǐn)?shù)據(jù)，然后啟動ad轉(zhuǎn)換器轉(zhuǎn)換，插入等待周期，即理論上的轉(zhuǎn)換完成時(shí)間加上一定的時(shí)間裕度，等待ad轉(zhuǎn)換結(jié)束，然后將數(shù)據(jù)打入fifo，遞增模擬通道號，進(jìn)行下一通道的采樣。fpga硬件邏輯如圖3.3所示。圖3.3 fpga控制的采樣邏輯3.4顯示電路的工作原理3.4.1七段顯

56、示器的原理1）數(shù)碼管結(jié)構(gòu)數(shù)碼管由8個(gè)發(fā)光二極管（以下簡稱字段）構(gòu)成，通過不同的組合可用來顯示數(shù)字0 9、字符a f、h、l、p、r、u、y、符號“-”及小數(shù)點(diǎn)“.”。數(shù)碼管的外型結(jié)構(gòu)如圖3.4所示。數(shù)碼管又分為共陰極和共陽極兩種結(jié)構(gòu)，分別如圖3.4（a）和圖3.4(b)所示。 外型結(jié)構(gòu) （a） 共陰極 （b）共陽極圖3.4 數(shù)碼管結(jié)構(gòu)圖2）數(shù)碼管工作原理 共陽極數(shù)碼管的8個(gè)發(fā)光二極管的陽極（二極管正端）連接在一起，通常，公共陽極接高電平（一般接電源），其它管腳接段驅(qū)動電路輸出端。當(dāng)某段驅(qū)動電路的輸出端為低電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。此時(shí)，要求段驅(qū)動電路能吸收額定的段導(dǎo)通電流，還需根據(jù)外接電源及額定段導(dǎo)通電流來確定相應(yīng)的限流電阻。共陰極數(shù)碼管的8個(gè)發(fā)光二極管的陰極（二極管負(fù)端）連接在一起，通常，公共陰極接低電平（一般接地），其它管腳接段驅(qū)動電路輸出端，當(dāng)某段驅(qū)動電路的輸出端為高電平時(shí)，則該端所連接的字段導(dǎo)通并點(diǎn)亮，根據(jù)發(fā)光字段的不同組合可顯示出各種數(shù)字或字符。此時(shí)，要求段驅(qū)動電路能提供額定的段導(dǎo)通電流，還需根據(jù)外接電源及額定