EDA交通燈課程設(shè)計(jì)(帶有測試平臺testbench)

1、 EDA技術(shù)課程設(shè)計(jì)十字路口交通燈控制器設(shè)計(jì)學(xué) 院電氣與信息工程專業(yè)電子信息工程班級0934111課程名稱EDA技術(shù)學(xué)號0934111*姓名*俊豪指導(dǎo)教師*成績評定·一、指導(dǎo)教師評語（根據(jù)學(xué)生設(shè)計(jì)報(bào)告質(zhì)量、答辯情況及其平時(shí)表現(xiàn)綜合評定）。二、評分評分項(xiàng)目設(shè)計(jì)報(bào)告評分答辯評分平時(shí)表現(xiàn)評分合 計(jì) （100分）任務(wù)完成情 況（20分）課程設(shè)計(jì)報(bào)告質(zhì)量（40分）表達(dá)情況（10分）回答問題情 況（10分）工作態(tài)度與紀(jì)律（10分）獨(dú)立工作能力（10分）得分課程設(shè)計(jì)成績評定班級 0934111 姓名 學(xué)號 0934111成績： 分（折合等級 ）指導(dǎo)教師簽字 年 月 日、目錄一、設(shè)計(jì)題目1二、設(shè)計(jì)任

2、務(wù)和要求1三、EDA設(shè)計(jì)23.1、明確系統(tǒng)的功能，并進(jìn)行邏輯抽象23.2、模塊功能說明33.3、波形仿真及分析33.3.1、代碼33.3.2、各模塊rtl電路及功能仿真和時(shí)序仿真4四、硬件測試7五、實(shí)驗(yàn)困難問題及解決措施7參考文獻(xiàn)9附錄10前 言伴隨著社會的發(fā)展以及人類生活水平的提高, EDA技術(shù)在電子信息、通信、自動、控制及計(jì)算機(jī)應(yīng)用等領(lǐng)域的重要性日益突出。隨著技術(shù)市場與人才市場對DEA需求的不斷增加,交通的問題日益突出，單單依靠人力來指揮交通已經(jīng)不可行了,所以設(shè)計(jì)交通燈來完成這個(gè)需求就顯的越加迫切了。為了確保十字路口的行人和車輛順利、暢通地通過,往往采用電子控制的交通信號來進(jìn)行指揮。以下就

3、是運(yùn)用數(shù)字電子設(shè)計(jì)出的交通燈：其中紅燈亮,表示該條路禁止通行；黃燈亮表示停車；綠燈亮表示允許通行。一、設(shè)計(jì)題目十字路口交通燈控制器設(shè)計(jì)。二、設(shè)計(jì)任務(wù)和要求用EDA技術(shù)設(shè)計(jì)一個(gè)十字路口的交通信號燈控制器，控制A、B兩條交叉道路上的車輛通行，具體要求如下：設(shè)計(jì)一個(gè)十字路口交通信號管理控制器。對于每個(gè)路口，可實(shí)現(xiàn)直行、停止、左轉(zhuǎn)指示，并顯示當(dāng)前狀態(tài)剩余時(shí)間1. 每個(gè)方向有直行紅燈、直行綠燈、停行黃燈和左轉(zhuǎn)綠燈共4個(gè)LED指示燈組成；2. 每個(gè)方向用兩位數(shù)碼管顯示當(dāng)前狀態(tài)剩余時(shí)間；3. 系統(tǒng)復(fù)位后進(jìn)入東西直行，南北禁行狀態(tài)；4. 直行狀態(tài)最后3秒內(nèi)，綠燈閃爍狀態(tài)；三、EDA設(shè)計(jì)由于本設(shè)計(jì)實(shí)驗(yàn)的功能較多

4、，所以就采用模塊化設(shè)計(jì)。整個(gè)程序設(shè)計(jì)基于8種狀態(tài)，如下表所示：交通燈狀態(tài)轉(zhuǎn)換表狀態(tài)SS1S2S3S4S5S6S7S0A方向左拐a1黃燈ay綠燈ag黃燈ay紅燈ar紅燈ar紅燈ar紅燈ar亮燈時(shí)間10s4s20s4s33B方向紅燈br紅燈br紅燈br紅燈br左拐b1黃燈by綠燈bg黃燈by亮燈時(shí)間38s10s4s15s4s注釋：系統(tǒng)復(fù)位后進(jìn)入A方向直行綠燈，B方向直行紅燈的狀態(tài)即S3。A方向B方向監(jiān)督圖1 A、B方向示意圖頂層模塊控制模塊分頻模塊計(jì)數(shù)模塊顯示模塊譯碼模塊 圖2 整體模塊示意圖3.1、明確系統(tǒng)的功能，并進(jìn)行邏輯抽象如圖1本方案可實(shí)現(xiàn)在確定時(shí)刻，倒計(jì)數(shù)數(shù)字顯示能夠及時(shí)變化，紅黃綠燈能

5、準(zhǔn)確變化，考慮到實(shí)際應(yīng)用，加入人工監(jiān)督功能，通過改變頻率來控制交通燈亮滅的時(shí)間的長短。本設(shè)計(jì)采用模塊化設(shè)計(jì)，圖2為本設(shè)計(jì)十字路口交通等系統(tǒng)的層次結(jié)構(gòu)框圖。3.2、模塊功能說明 1.主控制模塊（kongzhi）：控制系統(tǒng)輸入輸出之間聯(lián)系。 2.顯示模塊（xianshi）：顯示倒計(jì)時(shí)時(shí)間和工作狀。其輸出用來驅(qū)動4位共陰數(shù)碼管，并顯示倒計(jì)時(shí)時(shí)間（動態(tài)掃描）。 3.分頻模塊（fenpin）：本系統(tǒng)動態(tài)掃描需要1KHZ的脈沖而系統(tǒng)時(shí)鐘需要1HZ的脈沖，分頻器主要為系統(tǒng)提供所需要的時(shí)鐘脈沖。該模塊將1KHZ的脈沖信號進(jìn)行分頻，產(chǎn)生周期為1hz的方波，作為系統(tǒng)時(shí)鐘信號的倒計(jì)時(shí)閃爍信號。 4.譯碼模塊（yim

6、a）:根據(jù)控制信號，驅(qū)動交通燈即LED的顯示。 5.計(jì)數(shù)模塊(jishu)：用來設(shè)定A方向和B方向計(jì)時(shí)器的初值，并為顯示模塊提供倒計(jì)時(shí)時(shí)間。 6.頂層模塊jiaotongdeng，連接各模塊設(shè)計(jì)，使之成為一個(gè)有機(jī)體。前5個(gè)模塊分別進(jìn)行仿真測試，成功后把所有.vhdl文件包含在工程jiaotongdeng，實(shí)現(xiàn)模塊化設(shè)計(jì)。3.3、波形仿真及分析3.3.1、代碼見附錄一。3.3.2、各模塊rtl電路及功能仿真和時(shí)序仿真各模塊分別建立工程文件，并進(jìn)行功能仿真、時(shí)序仿真，前六個(gè)模塊成功編譯，得到正確仿真結(jié)果后，建立頂層模塊。模塊一：控制模塊（kongzhi） 圖3 控制模塊（kongzhi）rtl圖

7、圖4 控制模塊（kongzhi）仿真圖模塊二：計(jì)時(shí)模塊（jishi）圖5 計(jì)時(shí)模塊(jishi)rtl圖 圖6 計(jì)時(shí)模塊(jishi)仿真圖模塊三：顯示模塊（xianshi）圖7 顯示模塊(xianshi)rtl圖圖8 顯示模塊(xianshi)仿真圖模塊四:譯碼模塊（yima）圖9 譯碼模塊(yima)rtl圖圖10 譯碼模塊(yima)仿真圖模塊五：分頻模塊（fenpin）圖11 分頻模塊(fenpin)rtl圖圖12 分頻模塊(fenpin)仿真圖模塊六：頂層模塊圖13 本設(shè)計(jì)整體rtl圖四、硬件測試編程下載和硬件測試的步驟如下：1、 打開下載窗口。選擇菜單“Tool“項(xiàng)的”progra

8、mmer“,便可打開下載窗口。2、 設(shè)置下載電纜。將ByteBlaster電纜的一端與微機(jī)的并行口相連，另一端10針插頭與裝有目標(biāo)器件的PCB板上的插座相連。并在”Hardware Setup”中設(shè)置下載電纜。3、設(shè)置JTAG鏈。Altera器件基本都支持JTAG在系統(tǒng)編程方式，這種方式簡單易行，不需要專門的編程器。4、選用模式NO.5，分配引腳，并編譯后，把生成*.sof文件下載到基于Cyclone型GW48系列FPGA實(shí)驗(yàn)箱開發(fā)板上，成功查看結(jié)果，CLK時(shí)鐘頻率用1Hz，可通過實(shí)驗(yàn)箱上“鍵7”控制Reset全局復(fù)位。五、實(shí)驗(yàn)困難問題及解決措施在實(shí)驗(yàn)的過程中，編寫主程序的時(shí)候，也遇到調(diào)試不成

9、功的問題，主要問題如下：在編寫xianshi模塊時(shí)，最后給輸出信號賦值時(shí)，使用了進(jìn)程語句，但是由于敏感列表不全，導(dǎo)致在仿真時(shí)其輸出信號的值產(chǎn)生錯(cuò)誤。解決措施就是通過逐個(gè)查看內(nèi)部信號，由于敏感列表不全，致使有些時(shí)刻，最后賦值的進(jìn)程語句沒有啟動，從而造成輸出結(jié)果不全。在實(shí)現(xiàn)綠燈剩余時(shí)間小于三秒時(shí)開始閃爍功能時(shí)，遇到問題。具體表現(xiàn)在yima模塊中。開始為了在綠燈狀態(tài)，使綠燈在高、地電平間變換，所以就嘗試使用時(shí)鐘信號clk的上升沿和下降沿，其中上升沿時(shí)，綠燈高電平即亮，下降沿時(shí)綠燈熄滅。雖然這種方案在modelsim中仿真成功，但是在quartus進(jìn)行綜合出現(xiàn)錯(cuò)誤，該綜合軟件綜合不出此寄存器。經(jīng)過多次

10、試驗(yàn)，使用了clk高低電平觸發(fā)，不再使用其上升下降沿。在整個(gè)程序中有時(shí)在使用IF語句時(shí)，會因?yàn)榭紤]不完整造成實(shí)驗(yàn)結(jié)果出錯(cuò)。因?yàn)樵贗F語句中如果過沒有ELSE語句，那么輸出將默認(rèn)保持前一個(gè)狀態(tài)，這樣很容易產(chǎn)生錯(cuò)誤?？傊?jīng)過查閱各種資料，成功的把程序調(diào)試了出來。在查閱試驗(yàn)箱說明書的情況下，完成了引腳的選定，并把程序下載到了試驗(yàn)箱里面，完成了實(shí)物的演示。參考文獻(xiàn)1鄒彥編.EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì).北京:電子工業(yè)出版社.2007.2潘松，黃繼業(yè)編.EDA技術(shù)與VHDL（第二版）.北京:清華大學(xué)出版社.2007.3王鎖萍編.電子設(shè)計(jì)自動化教程.成都:電子科技大學(xué)出版社.2000. 4徐志軍,徐光輝編.C

11、PLD/FPGA的開發(fā)與應(yīng)用.北京:電子工業(yè)出版社.2002 .5楊旭，劉盾等編.EDA技術(shù)基礎(chǔ)與實(shí)驗(yàn)教程.北京:清華大學(xué)出版社.2010.七、附錄附錄一：本系統(tǒng)采用用硬件描述語言VHDL描述。分為五個(gè)模塊，分別為控制模塊、計(jì)時(shí)模塊、顯示模塊、譯碼模塊和分頻模塊，下面針對每個(gè)模塊給出相應(yīng)的程序：模塊一：/*控制部分*/*定義輸入輸出端口*/library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity kongzhi is -實(shí)體部分； port ( clk,clr : in std_logic;

12、at,bt : in std_logic_vector(7 downto 0); s : out std_logic_vector(2 downto 0) );end kongzhi;architecture rtl of kongzhi is -結(jié)構(gòu)體部分；signal q :std_logic_vector(2 downto 0);begin- main logicprocess (clk,clr,at,bt)beginif clr='1' then q<="011" -系統(tǒng)復(fù)位后，系統(tǒng)的狀態(tài)是A干道綠燈； B干道紅燈； elsif (clk

13、9;event and clk ='1') then if (at=x"01") or (bt=x"01") then -倒計(jì)時(shí)結(jié)束時(shí)，狀態(tài)發(fā)生改變；q<=q+1; else q<=q; end if; end if;end process;s <= q;end rtl;模塊二：/*計(jì)時(shí)部分*/*為A，B方向設(shè)置初值 */library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity jishi is -實(shí)體部分 port (

14、 clk, clr : in std_logic; s :in std_logic_vector(2 downto 0); at,bt :out std_logic_vector(7 downto 0) );end jishi;architecture rtl of jishi is -結(jié)構(gòu)體signal ati,bti :std_logic_vector(7 downto 0);-中間信號signal art,agt,alt,abyt:std_logic_vector(7 downto 0);signal brt,bgt,blt:std_logic_vector(7 downto 0);be

15、gin- main logic -每個(gè)狀態(tài)的總時(shí)間分別賦給相應(yīng)的信號;art<=x"33" -A方向直行紅燈總時(shí)間為33s；agt<=x"20" -A方向直行綠燈總時(shí)間為20s；alt<=x"10" -A方向左拐綠燈總時(shí)間為4s；abyt<=x"04" -黃燈總時(shí)間為4s；brt<=x"38" -B方向直行紅燈總時(shí)間為38s；bgt<=x"15" -B方向直行綠燈總時(shí)間為15s；blt<=x"04" -B方向左拐綠

16、燈總時(shí)間為4s；process (clk,clr,s) begin if clr='1' then ati<=x"33"bti<=x"24"-系統(tǒng)復(fù)位后A方向直行綠燈剩余時(shí)間為33s，B方向直行紅燈剩余時(shí)間為24s； elsif (clk'event and clk ='1') then if(ati=x"01") or (bti=x"01") then case s is -在每個(gè)狀態(tài)，賦給相應(yīng)初始時(shí)間； when "000"=>ati

17、<=alt;bti<=brt; when "001"=>ati<=abyt; when "010"=>ati<=agt; when "011"=>ati<=abyt; when "100"=>ati<=art;bti<=blt; when "101"=>bti<=abyt; when "110"=>bti<=bgt; when "111"=>bti<=ab

18、yt; when others=>ati<=ati;bti<=bti; end case; end if; if ati/=x"01" then -當(dāng)前時(shí)間大于1s時(shí)，則相應(yīng)位進(jìn)行減一； if ati(3 downto 0)="0000" then ati(3 downto 0)<="1001"-因?yàn)榭倳r(shí)間使用的是十六進(jìn)制 ati(7 downto 4)<=ati(7 downto 4)-1; else ati(3 downto 0)<=ati(3 downto 0)-1; ati(7 downto

19、 4)<=ati(7 downto 4); end if; end if; if bti/=x"01" then -當(dāng)前時(shí)間大于1s時(shí)，則相應(yīng)位進(jìn)行減一； if bti(3 downto 0)="0000" then bti(3 downto 0)<="1001" bti(7 downto 4)<=bti(7 downto 4)-1; else bti(3 downto 0)<=bti(3 downto 0)-1; bti(7 downto 4)<=bti(7 downto 4); end if; end

20、 if; end if;end process;at<= ati; -最后給輸出信號賦值；bt<=bti;end rtl; 模塊三： /*顯示部分*/*顯示倒計(jì)時(shí)時(shí)間和系統(tǒng)工作狀態(tài) */library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity xianshi is -實(shí)體部分； port ( clk1k,clr ,clk : in std_logic; at,bt:in std_logic_vector(7 downto 0); led : out std_logic_vector

21、(6 downto 0); sel: out std_logic_vector(3 downto 0) );end xianshi;architecture rtl of xianshi is -結(jié)構(gòu)體部分；signal ou : std_logic_vector(3 downto 0) ;signal dis,ds : std_logic_vector(7 downto 0);signal sl : std_logic_vector(2 downto 0):="000"signal sq : std_logic_vector(3 downto 0):="0000

22、"begin- main logicsl1:process (clk1k,clr)begin if clr='1' then sl<="000" elsif (clk1k'event and clk1k ='1')then if sl="011" then sl <="000" else sl <=sl+1; end if; end if; end process;sq1: process(sl) -產(chǎn)生位選信號 begin case sl is when "

23、;000"=>sq<="0001" when "001"=>sq<="0010" when "010"=>sq<="0100" when "011"=>sq<="1000" when others=>null; end case; end process;ou1:process(sl) -顯示時(shí)間與位選信號一一對應(yīng)； begin case sl is when "000"=

24、>ou<=bt(3 downto 0); - when "001"=>ou<=bt(7 downto 4); when "010"=>ou<=at(3 downto 0); when "011"=>ou<=at(7 downto 4); when others =>ou<=x"0" end case; end process; ds1:process(ou) begin -將顯示時(shí)間轉(zhuǎn)換成數(shù)碼管顯示； case ou is when x"0&qu

25、ot;=>ds<=x"3F" when x"1"=>ds<=x"06" when x"2"=>ds<=x"5b" when x"3"=>ds<=x"4f" when x"4"=>ds<=x"66" when x"5"=>ds<=x"6d" when x"6"=>ds<=x&q

26、uot;7d" when x"7"=>ds<=x"07" when x"8"=>ds<=x"7f" when x"9"=>ds<=x"6F" when others =>ds<=x"00" end case; end process;saomiao:process(clk,ds,clr,sl) -給輸出信號賦值； begin if clr='1' then dis<=ds; e

27、lsif sl<"101" then if clk='0' then dis<=ds;-低電平數(shù)碼管顯示時(shí)間； else dis<=x"00" -高電平數(shù)碼管全關(guān)閉； end if; else dis<=ds; end if; end process; led<=dis(6 downto 0); sel <=sq; end rtl;模塊四：/*譯碼部分*/*驅(qū)動交通燈的顯示*/library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsi

28、gned.all;entity yima is -實(shí)體部分； port ( clr,clk : in std_logic; at,bt : in std_logic_vector(7 downto 0); s : in std_logic_vector(2 downto 0); abl :out std_logic_vector(7 downto 0) );end yima;architecture rtl of yima is -結(jié)構(gòu)體部分；signal lt :std_logic_vector(7 downto 0);signal a :std_logic_vector(7 downto

29、0);signal b :std_logic_vector(7 downto 0);begin- main logicprocess (clr,s,clk) -狀態(tài)S控制著每個(gè)方向的LED燈；beginif clr='1' then lt<="00100001"end if; case s is when "000" =>lt<="00010100" when "001" =>lt<="10000001" when "010" =

30、>lt<="01000001" when "011" =>lt<=a; when "100" =>lt<="01000001" when "101" =>lt<="00011000" when "110" =>lt<="00010100" when "111" =>lt<=b; when others=>lt<=lt; end cas

31、e;end process;process(clk,at,bt,s) 綠燈時(shí)間小于4秒時(shí)，綠燈開始閃爍； begin if(s="011") then if at<x"04" then if clk='1' then a<="00000001" elsif clk='0' then a<="00100001" end if; else a<="00100001" end if; else a<="00100001"

32、 end if; if (s="111") then if bt<x"04" then if clk = '1' then b<="00010000" elsif clk='0' then b<="00010010" end if; else b<="00010010" end if; else b<="00010010" end if; end process; abl <= lt;end rtl; 模塊五

33、：/*分頻部分*/*為系統(tǒng)提供所需要的時(shí)鐘脈沖 */library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity fenpin is -實(shí)體部分； port ( clk1k : in std_logic; clk : out std_logic );end fenpin;architecture rtl of fenpin is -結(jié)構(gòu)體部分；signal fp :std_logic_vector(9 downto 0):="0000000000"begin- main log

34、icprocess (clk1k)begin if (clk1k'event and clk1k ='1') then fp <= fp+1; -計(jì)數(shù) end if;end process;clk <= fp(9); -29個(gè)clk1k周期產(chǎn)生半個(gè)周期的clk信號；end rtl;頂層文件模塊程序：library ieee;use ieee.std_logic_1164.all;entity jiaotongdeng is -實(shí)體部分； port ( clk1k, clr : in std_logic; shuma : out std_logic_vecto

35、r(6 downto 0); sel : out std_logic_vector(3 downto 0); led1 : out std_logic_vector(7 downto 0) );end jiaotongdeng；architecture rtl of jiaotongdeng is -結(jié)構(gòu)體部分；component fenpin is -調(diào)用fenpin模塊聲明； port ( clk1k : in std_logic; clk : out std_logic );end component;component jishi is -調(diào)用jishi模塊聲明； port ( clk

36、, clr : in std_logic; s : in std_logic_vector(2 downto 0); at,bt :out std_logic_vector(7 downto 0) );end component;component kongzhi is -調(diào)用kongzhi模塊聲明； port ( clk,clr : in std_logic; at,bt : in std_logic_vector(7 downto 0); s : out std_logic_vector(2 downto 0) );end component;component xianshi is 調(diào)用

37、xianshi模塊聲明； port ( clk1k,clk, clr : in std_logic; at,bt : in std_logic_vector(7 downto 0); led : out std_logic_vector(6 downto 0); sel : out std_logic_vector(3 downto 0) );end component;component yima is -調(diào)用yima模塊聲明； port ( clr,clk : in std_logic; at,bt : in std_logic_vector(7 downto 0); s : in std

38、_logic_vector(2 downto 0); abl : out std_logic_vector(7 downto 0) );end component;signal s1,s2,s3 ,s14,s15,s16: std_logic ;-定義中間信號；signal s8,s7 :std_logic_vector(2 downto 0);signal s5,s6,s9,s10,s11 :std_logic_vector(7 downto 0);signal s12 :std_logic_vector(6 downto 0);signal s13 :std_logic_vector(3

39、downto 0);beginu1: fenpin port map(clk1k=>s1,clk=>s2);-元件端口映射；u2: kongzhi port map(clk=>s2,clr=>s3,at=>s9,bt=>s10,s=>s7);u3: jishi port map(clk=>s2,clr=>s3,s=>s7,at=>s9,bt=>s10);u4: yima port map(clr=> s3,s=>s7,abl=>s11,at=>s9,bt=>s10,clk=>s2);u5: xianshi port map (clk=>s2,clk1