基于VHDL的卷積碼編解碼器的設(shè)計報告

1、 基于VHDL的卷積碼編解碼器的設(shè)計 長沙理工大學(xué)通信電路EDA課程項目報告 系 別 計通系 專 業(yè) 通信工程 班 級 通信1203班 指導(dǎo)教師 單樹民 項目組組長 歷洋 學(xué) 號 201254080312 項目組成員 劉鼎新 學(xué) 號 201254080330 項目組成員 陳士怡 學(xué) 號 201254080324 項目組成員 侯耀文 學(xué) 號 201254080323 完成日期2014年11月5日1 基于VHDL的卷積碼編解碼器的設(shè)計 目 錄1 引 言31.1項目背景32 卷積碼編解碼器的結(jié)構(gòu)概述4 2.1 卷積碼編碼器的結(jié)構(gòu)42.2 卷積譯碼器的結(jié)構(gòu)43 卷積碼編解碼器的VHDL 設(shè)計53.1

2、VHDL 設(shè)計的優(yōu)點與設(shè)計方法53.2 卷積碼編解碼器的VHDL 實現(xiàn)53.2.1 卷積編解碼器頂層建模的VHDL 描述53.2.2 用MAX+PLUS編譯后生成的編解碼器圖形符號73.2.3 卷積編解碼器VHDL仿真波形74 后記10基于VHDL的卷積碼編解碼器的設(shè)計1 引 言1.1項目背景現(xiàn)代數(shù)字通信有兩個基本的理論基礎(chǔ),即信息論和糾錯編碼理論,它們幾乎是同時在第二次世界大戰(zhàn)結(jié)束后不久誕生的。前者首先由Shannon以他的不朽名著“通信的數(shù)學(xué)理論”為標志建立起來的,而后者則以Hamming的經(jīng)典著作“糾錯和檢錯編碼”為代表。Shannon信息論主要討論信息的度量,以及對于信息表示和信息傳輸

3、的基本限制。信道編碼定理告訴我們,只要信息傳輸速率小于信道容量,則信息傳輸可以以任何小的錯誤概率進行。但是,Shannon信息論并沒有告訴我們?nèi)绾稳崿F(xiàn)這一點。Hanmming提出的糾錯編碼理論正是為了解決這個問題?？茖W(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時代。在政治、軍事、經(jīng)濟等各個領(lǐng)域，信息的重要性不言而喻，有關(guān)信息理論的研究正越來越受到重視。20世紀50年代信息論在學(xué)術(shù)界引起了巨大的反響。20世紀60年代信道編碼技術(shù)有了較大進展，成為信息論的又一重要分支。信道編碼技術(shù)把代數(shù)方法引入到糾錯碼的研究，使分組碼技術(shù)的發(fā)展到了高峰，找到了大量可糾正多個錯誤的碼，而且提出了可實現(xiàn)的譯碼方法。20

4、世紀70年代卷積碼和概率譯碼有了重大突破，提出了序列譯碼和Viterbi譯碼方法，并被美國衛(wèi)星通信系統(tǒng)采用。信道編碼器的作用是在信源編碼器輸出的代碼組上有目的地增加一些監(jiān)督碼元，使之具有檢錯或糾錯能力。信道譯碼器具有檢錯或糾錯的功能，它能將落在其檢錯或糾錯范圍內(nèi)的錯傳碼元檢測出來并加以糾正 ，以提高傳輸消息的可靠性。1955年埃里斯(Elias)最早提出的卷積碼使信道編碼既簡單又具有高性能。1967年維特比(Viterbi)提出了最大似然譯碼，它對存儲器級數(shù)較小的卷積碼的譯碼很容易實現(xiàn)，人們后來稱它為維特比算法或維特比譯碼，并被廣泛地應(yīng)用于現(xiàn)代科技中。2 卷積碼編解碼器的結(jié)構(gòu)概述2.1 卷積碼

5、編碼器的結(jié)構(gòu) 通常把卷積碼記為：（n，k，N），其編碼效率為k/n，N 稱為約束長度。(n，k，N)卷積碼可用k個輸入、n個輸出、輸入存儲為N的線性有限狀態(tài)移位寄存器及模2加法計數(shù)器電路來實現(xiàn)。卷積碼的編碼方法有兩類：圖解法和解析表示。圖解法包括：樹圖、狀態(tài)圖、網(wǎng)格圖。解析法包括：離散卷積法、生成矩陣法、多項式乘積法。本項目設(shè)計的編碼器選擇了多項式乘積法，其結(jié)構(gòu)如圖1所示。圖 1 卷積編碼器結(jié)構(gòu)2.2 卷積譯碼器的結(jié)構(gòu)卷積碼的解碼方法主要有兩種：代數(shù)譯碼和概率譯碼。代數(shù)譯碼是根據(jù)卷積碼的本身編碼結(jié)構(gòu)進行譯碼，譯碼時不考慮信道的統(tǒng)計特性。概率譯碼在計算時要考慮信道的統(tǒng)計特性。大數(shù)邏輯解碼器是代數(shù)

6、解碼最主要的解碼方法，它既可用于糾正隨機錯誤，又可用于糾正突發(fā)錯誤。本項目所選系統(tǒng)卷積碼的大數(shù)邏輯解碼器如圖2 所示。圖 2 卷積解碼器3 卷積碼編解碼器的VHDL 設(shè)計3.1 VHDL 設(shè)計的優(yōu)點與設(shè)計方法設(shè)計的優(yōu)點與設(shè)計方法卷積器是數(shù)字信號處理系統(tǒng)中常用的部件。它對模擬輸入信號實時采樣，得到數(shù)字信號序列。然后對數(shù)字信號進行卷積運算，再將卷積結(jié)果存入RAM中。對模擬信號的采樣由A/D轉(zhuǎn)換器來完成，而卷積過程由卷積器來實現(xiàn)。為了設(shè)計卷積器，首先要設(shè)計RAM和A/D轉(zhuǎn)換器的VHDL模型。在電子工業(yè)發(fā)達的國家，可以通過商業(yè)渠道得到非常準確的外圍器件的虛擬模型。如果沒有外圍器件的虛擬模型，就需要仔細

7、地閱讀和分析RAM和A/D轉(zhuǎn)換器的器件說明書，來自行編寫。因為RAM和A/D轉(zhuǎn)換器不是我們設(shè)計的硬件對象，所以需要的只是它們的行為模型，精確的行為模型需要認真細致地編寫，并不比可綜合模塊容易編寫。它們與實際器件的吻合程度直接影響設(shè)計的成功。在這里我們把重點放在卷積器的設(shè)計上，直接給出RAM 和A/D轉(zhuǎn)換器的VHDL模型和它們的器件參數(shù)(見附錄)，可以對照器件手冊，認真閱讀RAM 和A/D轉(zhuǎn)換器的VHDL模型。對RAM 和A/D轉(zhuǎn)換器的VHDL模型的詳細了解對卷積器的設(shè)計是十分必要的。到目前為止，我們對設(shè)計模塊要完成的功能比較明確了?？偨Y(jié)如下：首先它要控制AD變換器進行AD變換，從AD變換器得到

8、變換后的數(shù)字序列，然后對數(shù)字序列進行卷積，最后將結(jié)果存入RAM。 3.2 卷積碼編碼器的VHDL 實現(xiàn)卷積碼編碼器通常記作(n,k,N)，對應(yīng)于每段k個比特的輸入序列，輸出n個比特；這n個輸出比特不僅與當前的k個輸入比特有關(guān)，而且還與以前的(N-1)k個輸入比特有關(guān)。(n,k,N)卷積碼編碼器包括：一個由N段組成的輸入移位寄存器，每段有k級，共Nk位；一組n個模2加法器；一個由n級組成的輸出移位寄存器。整個編碼過程可以看成是輸入序列與由移位寄存器和模2加法器連接方式所決定的另一個序列的卷積。 卷積碼的解碼方法主要有兩種：代數(shù)譯碼和概率譯碼。代數(shù)譯碼是根據(jù)卷積碼的本身編碼結(jié)構(gòu)進行譯碼，譯碼時不考

9、慮信道的統(tǒng)計特性。概率譯碼在計算時要考慮信道的統(tǒng)計特性。大數(shù)邏輯解碼器是代數(shù)解碼最主要的解碼方法，它既可用于糾正隨機錯誤，又可用于糾正突發(fā)錯誤。 選擇8位輸入總線，輸出到RAM的數(shù)據(jù)總線也選擇8位，卷積值為16位，分高、低字節(jié)分別寫到倆個RAM中，地址總線為11位。為了理解卷積器設(shè)計中的狀態(tài)機，必須對A/D轉(zhuǎn)換器和RAM的行為模塊有深入的理解。卷積碼的編碼器是由一個有k個輸入端、n個輸出端、m節(jié)移位寄存器所構(gòu)成的有限狀態(tài)的有記憶系統(tǒng)，通常稱它為時序網(wǎng)絡(luò)。描述這類時序網(wǎng)絡(luò)的方法很多，大致可分為兩大類型：解析表示法與圖形表示法。解析法又可分為離散卷積法、生成矩陣法、碼多項式法等；描述卷積碼編譯碼的

10、過程，可以用不同的描述方法，如矩陣法、碼樹法、狀態(tài)圖法和籬狀圖法等。采用何種方法描述卷積碼的編碼器，與其譯碼方法有很大關(guān)系。 編碼器為串入串出結(jié)構(gòu)，這里一共定義四個端口信號，它們分別data_in : IN STD_LOGIC; -信息數(shù)據(jù)輸入 clk_in : IN STD_LOGIC; -時鐘輸入 start : IN STD_LOGIC; -編碼使能 data_out : OUT STD_LOGIC;-編碼數(shù)據(jù)輸出 定義內(nèi)部狀態(tài)信號state，表示mj、mj-1、mj-2： SIGNAL state :STD_LOGIC_VECTOR(2 down to 0); 定義內(nèi)部信號dtat_i

11、nternal，用以暫存x1,j、x2,j： SIGNAL data_internal : TD_LOGIC_VECTOR (1 down to 0); 于是，由、式可知，data_internal與state的關(guān)系為： data_internal(1)=state(0)state(1)state(2) data_internal(0)=state(0)state(2)當編碼使能start為0時不進行編碼，并將狀態(tài)state清零；start為1時進行編碼，此時每2個時鐘周期輸入一個新的信息比特，同時狀態(tài)信號改變，輸出2位已編碼比特，即每個時鐘周期輸出1位已編碼比特。通過前面的分析我們已經(jīng)知道，

12、用高層次的設(shè)計方法來設(shè)計復(fù)雜的時序邏輯，重點是把時序邏輯抽象為有限狀態(tài)機，并用可綜合風格的Verilog HDL把這樣的狀態(tài)機描述出來。 下面我們將通過注釋來介紹整個程序的設(shè)計過程。我們選擇8位輸入總線，輸出到RAM的數(shù)據(jù)總線也選擇8位，卷積值的高、低字節(jié)被分別寫到兩個RAM中。地址總線為11位。為了理解卷積器設(shè)計中的狀態(tài)機，必須對A/D轉(zhuǎn)換器和RAM的行為模塊有深入的理解。3.2.1 卷積編解碼器建模的VHDL 描述1、頂層編碼：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY bianma ISPORT(datmin: IN STD_LOGIC

13、; CLK,CLR: IN STD_LOGIC; dataout: OUT STD_LOGIC); END;ARCHITECTURE one OF bianma IScomponent shift_16port (a,clk:in std_logic; b:out std_logic_vector(2 downto 0);end component;component mux2port(c1,c2:in std_logic;a:in std_logic;c:out std_logic);end component;component xor3 port (co:in std_logic_vec

14、tor(2 downto 0 );fo:out std_logic_vector(1 downto 0);end component;signal c:std_logic_vector(2 downto 0);signal f:std_logic_vector(1 downto 0);beginu1:shift_16 port map(a=>datmin,clk=>clk,b=>c);u2:xor3 port map(co=>c,fo=>f);u3:mux2 port map(c1=>f(0),c2=>f(1),a=>clk,c=>data

15、out);end one;2、寄存器：library ieee;use ieee.std_logic_1164.all;entity shift_16 isport (a,clk:in std_logic; b:out std_logic_vector(2 downto 0);end shift_16;architecture sample of shift_16 is component dff port (d,clk:in std_logic; q:out std_logic); end component; signal z:std_logic_vector (0 to 2);begin

16、 z(0) <= a; g1:for i in 0 to 1 generate dffx:dff port map (z(i),clk,z(i+1); end generate; b <= z;end sample;D觸發(fā)器：library ieee;use ieee.std_logic_1164.all;entity dff_logic is port ( d, clk: in std_logic; q: out std_logic);end dff_logic;architecture dff1 of dff_logic isbegin p1: process (clk) be

17、gin if (clk ' event and clk = '1' ) then q <= d; end if; end process p1;end dff1;3、異或LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;entity xor3 isport (co:in std_logic_vector(2 downto 0);fo:out std_logic_vector(1 downto 0);end xor3;architecture two of xor3 isbeginfo(0)<=(co(0) xor co(1)

18、xor co(2);fo(1)<=co(0) xor co(2);end two;4、合并輸出library ieee;use ieee.std_logic_1164.all;entity mux2 isport(c1,c2:in std_logic;a:in std_logic;c:out std_logic);end mux2;ARCHITECTURE rt1 OF mux2 ISbeginprocess(c1,c2,a)beginif a='1'thenc<=c1;elsec<=c2;end if;end process;end ;3.2.2 卷積編碼器

19、VHDL仿真波形因測試程序已經(jīng)包括了各模塊，只需編譯測試程序并運行它。通過仿真器中的菜單（如ModelSim仿真器中功能列表中view的下拉菜單選擇structure, signal和wave）,可以根據(jù)需要看到各種信號的波形，由此檢測程序。仿真波形如下：圖 4 卷積編碼器仿真波形頂層代碼器件圖：寄存器器件圖：4 設(shè)計總結(jié)科學(xué)技術(shù)的發(fā)展使人類跨入了高度發(fā)展的信息化時代。在政治、軍事、經(jīng)濟等各個領(lǐng)域，信息的重要性不言而喻，有關(guān)卷積碼的研究將越來越受到重視。在編寫程序的過程中，我深入學(xué)習(xí)了VHDL語言的仿真及應(yīng)用環(huán)境，掌握了操作的基本過程與步驟，并能用VHDL語言進行編程及仿真，結(jié)合VHDL語言，

20、充分了解到卷積碼編譯碼器的原理和應(yīng)用。通過這次設(shè)計，使我對Verilog數(shù)字系統(tǒng)設(shè)計這門課程有了更深入的理解。Verilog數(shù)字系統(tǒng)是一門實踐性較強的課程，為了學(xué)好這門課程，必須在掌握理論知識的同時，加強實踐。一個人的力量是有限的，要想把設(shè)計做的更好，就要學(xué)會參考一定的資料，吸取別人的經(jīng)驗，讓自己和別人的思想有機的結(jié)合起來，得出屬于你自己的靈感。 程序的編寫需要有耐心，有些事情看起來很復(fù)雜，但問題需要一點一點去解決，分析問題，把問題一個一個劃分，劃分成小塊以后就逐個去解決。再總體解決大的問題。這樣做起來不僅有條理也使問題得到了輕松的解決。 在這個過程中，我曾經(jīng)失落過，也曾熱情高漲過。生活就是這樣，汗水預(yù)示著結(jié)果也見證著收獲。勞動是人類生存生活永恒不變的話題。雖然這只是一次的課程論文的編寫，并沒有驗證方案是否可行，可是平心而論，也耗費了我不少的心血，這就讓我不得不佩服開發(fā)技術(shù)的前輩，才意識到老一輩對我們社會的付出，為了人們的生活更加美好，他們付出多少心血啊！ 對我而