數(shù)電課后答案康華光第五版(完整)

1、資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝第一章數(shù)字邏輯習題1 1 數(shù)字電路與數(shù)字信號圖形代表的二進制數(shù)0101101001 1 4 一周期性數(shù)字波形如圖題所示，試計算：（ 1）周期；（ 2）頻率；（ 3）占空比例MSBLSB0 1 211 12（ ms）解：因為圖題所示為周期性數(shù)字波， 所以兩個相鄰的上升沿之間持續(xù)的時間為周期，T=10ms頻率為周期的倒數(shù)， f=1/T=1/0.01s=100HZ占空比為高電平脈沖寬度與周期的百分比，q=1ms/10ms*100%=10%1.2 數(shù)制1.2.2 將下列十進制數(shù)轉(zhuǎn)換為二進制數(shù)，八進制數(shù)和十六進制數(shù)（要求轉(zhuǎn)換誤差不大于42（2） 127 （ 4）

2、2.718解：（ 2）（ 127） D= 27 -1= （ 10000000）B-1= （ 1111111） B =（ 177） O=（ 7F） H（ 4）（ 2.718） D=(10.1011)B=(2.54)O=(2.B)H1.4 二進制代碼將下列十進制數(shù)轉(zhuǎn)換為8421BCD 碼：（1） 43（ 3） 254.25解：（ 43）D= （ 01000011） BCD試用十六進制寫書下列字符繁榮 ASC 碼的表示： P28 （1） + （2） （ 3） you (4)43解：首先查出每個字符所對應的二進制表示的ASC 碼，然后將二進制碼轉(zhuǎn)換為十六進制數(shù)表示。（1）“ +”的 ASC 碼為 01

3、01011，則（ 00101011） B=（ 2B） H（2） 的 ASC 碼為 1000000,(01000000)B=(40)H(3)you 的 ASC 碼為本1111001,1101111,1110101,對應的十六進制數(shù)分別為79,6F,75(4)43 的 ASC 碼為 0110100,0110011,對應的十六緊張數(shù)分別為34,331.6 邏輯函數(shù)及其表示方法在圖題 1. 6.1 中，已知輸入信號A ， B的波形，畫出各門電路輸出L 的波形。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝解: (a)為與非，(b) 為同或非，即異或第二章邏輯代數(shù)習題解答用真值表證明下列恒等式(3)

4、ABABAB （ A B） =AB+AB解：真值表如下ABABABABA BAB +AB0001011011000010100001100111由最右邊2 欄可知， AB 與 AB +AB的真值表完全相同。2.1.3用邏輯代數(shù)定律證明下列等式(3) AABCACD(C D)EACD E解： AABCACD(C D)EA(1BC )ACDCDEAACDCDEACDCDE精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝ACDE用代數(shù)法化簡下列各式(3) ABC(B C)解： ABC(BC)(ABC)(BC)ABACBBBCCBCABC(ABB1)ABC(6) (AB)( AB)( AB)( AB)

5、解： (AB)(AB)(AB)( AB)ABAB(AB)(AB)BABABABBABAB(9)ABCDABDBCDABCBDBC解： ABCDABDBCDABCBDBCABC(DD )ABD BC (D C)B( AC ADCD )B( ACAD )B(A C D)ABBCBD2.1.7畫出實現(xiàn)下列邏輯表達式的邏輯電路圖，限使用非門和二輸入與非門(1)LABAC精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝(2) L D(A C)(3) L (A B)(C D)已知函數(shù)L（ A， B， C， D）的卡諾圖如圖所示，試寫出函數(shù)L 的最簡與或表達式精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝

6、解： L (A,B, C,D)BCDBCDBCDABD用卡諾圖化簡下列個式（1） ABCDABCDABADABC解： ABCDABCDABADABCABCDABCDAB(CC)(DD)AD (BB)(CC)ABC(DD)ABCDABCDABCDABCDABCDABCDABCD（6） L( A, B,C, D)m(0, 2,4,6,9,13)d (1,3,5,7,11,15)解：精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝LAD（7） L ( A, B,C, D)m(0,13,14,15)d (1,2,3,9,10,11)解:LAD AC AB2.2.4已知邏輯函數(shù) L ABBCC A ，試

7、用真值表 , 卡諾圖和邏輯圖（限用非門和與非門）表示解:1> 由邏輯函數(shù)寫出真值表ABCL000000110101011110011011110111102>由真值表畫出卡諾圖精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝3>由卡諾圖 , 得邏輯表達式LABBCAC用摩根定理將與或化為與非表達式LABBCACAB BC AC4>由已知函數(shù)的與非- 與非表達式畫出邏輯圖第三章習題3.1 MOS 邏輯門電路3.1.1 根據(jù)表題 3.1.1所列的三種邏輯門電路的技術(shù)參數(shù)，試選擇一種最合適工作在高噪聲環(huán)境下的門電路。表題 3.1.1邏輯門電路的技術(shù)參數(shù)表VOH (min) /

8、VVOL(max) /VVIH (min) / VVIL (max) / V邏輯門 A2.40.420.8邏輯門 B3.50.22.50.6邏輯門 C4.20.23.20.8解：根據(jù)表題 3.1.1 所示邏輯門的參數(shù)，以及式（3.1.1）和式（ 3.1.2），計算出邏輯門A 的高電平和低電平噪聲容限分別為：VNHA =VOH (min) VIH (min) =2.4V 2V=0.4VVNLA (max) =VIL (max) VOL (max) =0.8V 0.4V=0.4V同理分別求出邏輯門 B 和 C 的噪聲容限分別為 :VNHB =1VVNLB =0.4VVNHC =1VVNLC =0.

9、6V電路的噪聲容限愈大,其抗干擾能力愈強,綜合考慮選擇邏輯門C根據(jù)表題所列的三種門電路的技術(shù)參數(shù),計算出它們的延時-功耗積 ,并確定哪一種邏輯門性能最好表題邏輯門電路的技術(shù)參數(shù)表tpLH / nstpHL / nsPD / mW邏輯門 A11.216精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除 謝謝邏輯門 B568邏輯門 C10101解: 延時 -功耗積為傳輸延長時間與功耗的乘積,即DP = tpdPD根據(jù)上式可以計算出各邏輯門的延時-功耗分別為DPA =tPLHtPHLPD =(11.2) ns *16mw=17.6*10 12 J=17.6PJ22同理得出 : DPB =44PJDPC =

10、10PJ,邏輯門的 DP 值愈小 ,表明它的特性愈好,所以邏輯門 C 的性能最好 .3.1.5 為什么說 74HC 系列 CMOS 與非門在 +5V電源工作時 ,輸入端在以下四種接法下都屬于邏輯 0: (1) 輸入端接地 ;(2) 輸入端接低于1.5V 的電源 ; (3)輸入端接同類與非門的輸出低電壓 0.1V;(4)輸入端接 10k的電阻到地 .解: 對于 74HC 系列 CMOS 門電路來說 ,輸出和輸入低電平的標準電壓值為:VOL =0.1V, VIL =1.5V,因此有 :(1) Vi =0< VIL =1.5V,屬于邏輯門 0(2) Vi <1.5V= VIL ,屬于邏輯

11、門 0(3) Vi <0.1< VIL =1.5V,屬于邏輯門0(4) 由于 CMOS 管的柵極電流非常小,通常小于 1uA, 在 10k電阻上產(chǎn)生的壓降小于10mV 即Vi <0.01V< VIL =1.5V,故亦屬于邏輯0.求圖題所示電路的輸出邏輯表達式.解 :圖解 3.1.7 所示電路中L1= AB ,L2= BC ,L3= D ,L4實現(xiàn)與功能 ,即 L4=L1 ? L2 ? L3, 而L= L 4gE ,所以輸出邏輯表達式為 L= ABgBCgD gE3.1.9 圖題 3.1.9 表示三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中n 個三態(tài)門的輸出接到數(shù)據(jù)傳輸總線， D1，

12、D2 ， Dn 為數(shù)據(jù)輸入端， CS1， CS2 CSn 為片選信號輸入端.試問 :(1) CS 信號如何進行控制 ,以便數(shù)據(jù) D1,D2, Dn 通過該總線進行正常傳輸;(2)CS 信號能否有兩個或兩個以上同時有效?如果出現(xiàn)兩個或兩個以上有效,可能發(fā)生什么情況? (3)如果所有 CS 信號均無效 ,總線處在什么狀態(tài)?精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝解: (1) 根據(jù)圖解可知 ,片選信號 CS1，CS2 CSn 為高電平有效 ,當 CSi=1 時第 i 個三態(tài)門被選中, 其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上, 根據(jù)數(shù)據(jù)傳輸?shù)乃俣?分時地給CS1 ，CS2 CSn 端以正脈沖信號,使其

13、相應的三態(tài)門的輸出數(shù)據(jù)能分時地到達總線上.(2)CS 信號不能有兩個或兩個以上同時有效,否則兩個不同的信號將在總線上發(fā)生沖突,即總線不能同時既為0又為 1.(3) 如果所有 CS 信號均無效 ,總線處于高阻狀態(tài) .試分析 所示的 CMOS 電路，說明它們的邏輯功能（A）（B）（C）（ D）解：對于圖題（ a）所示的 CMOS 電路，當 EN =0 時， TP 2 和 TN 2 均導通， TP1 和 TN1構(gòu)成的反相器正常工作，L= A ，當 EN =1 時， TP2 和 TN 2 均截止，無論A 為高電平還是低電平，輸出端均為高阻狀態(tài)，其真值表如表題解所示，該電路是低電平使能三態(tài)精品文檔資料收

14、集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝非門，其表示符號如圖題解（a）所示。圖題（ b）所示 CMOS 電路， EN =0 時， TP2 導通，或非門打開，TP1 和 TN1 構(gòu)成反相器正常工作， L=A ；當 EN =1 時， TP2 截止，或非門輸出低電平，使TN1 截止，輸出端處于高阻狀態(tài)，該電路是低電平使能三態(tài)緩沖器，其表示符號如圖題解3.1.12（ b）所示。同理可以分析圖題3.1.12（ c）和圖題3.1.12（d）所示的 CMOS電路，它們分別為高電平使能三態(tài)緩沖器和低電平使能三態(tài)非門，其表示符號分別如圖題3.1.12（ c）和圖題3.1.12（ d）所示。AL00101010高阻11

15、3.1.12（ a）AL00001110高阻11高阻3.1.12（ b）ENAL00高阻01高阻1001113.1.12（ cAL00101010高阻11高阻（ d）為什么說TTL與非門的輸入端在以下四種接法下，都屬于邏輯1：（1）輸入端懸空；（2）輸入端接高于2V 的電源；（ 3）輸入端接同類與非門的輸出高電壓3.6V ；（ 4）輸入端接 10k的電阻到地。解：（ 1）參見教材圖電路，當輸入端懸空時，T 1 管的集電結(jié)處于正偏，Vcc 作用于 T1的集電結(jié)和T2，T3 管的發(fā)射結(jié)，使T2，T3 飽和，使T2 管的集電極電位Vc 2=Vc Es2+V BE3=0.2+0.7=0.9V ，而 T

16、4 管若要導通 V B2=V c2VBE4 +V D=0.7+0.7=1.4V，故 T4截止。又因 T3 飽和導通，故與非門輸出為低電平，由上分析，與非門輸入懸空時相當于輸入邏輯 1。2V 的電源時，若 TV 0.5V ，T（2 ）當與非門輸入端接高于管的發(fā)射結(jié)導通，則管的1BE11精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除 謝謝基極電位 V2+ C =2.5V 。而 VB12.1V 時，將會使T1 的集電結(jié)處于正偏，T，T處于飽B123和狀態(tài)，使 T 4 截止，與非門輸出為低電平。故與非門輸出端接高于2V 的電源時，相當于輸入邏輯 1。（ 3）與非門的輸入端接同類與非門的輸出高電平3.6V

17、 輸出時，若T 1 管導通，則VB1 =3.6+0.5=4.1。而若 VB1 >2.1V 時，將使 T1 的集電結(jié)正偏， T 2， T3 處于飽和狀態(tài)，這時VB1 被鉗位在2.4V ，即 T 1 的發(fā)射結(jié)不可能處于導通狀態(tài)，而是處于反偏截止。由（1）（ 2），當 V B1 2.1V ，與非門輸出為低電平。（4 ）與非門輸入端接 10k的電阻到地時，教材圖3.2.8 的與非門輸入端相當于解3.2.2 圖所示。這時輸入電壓為V I=(Vcc- V BE )=10 （ 5-0.7 ）（ 10+4 ）=3.07V 。若 T1 導通，則 V BI=3.07+ VBE =3.07+0.5=3.57

18、V。但 V BI 是個不可能大于2.1V 的。當 V BI =2.1V 時，將使T1 管的集電結(jié)正偏， T2， T3 處于飽和，使 V BI 被鉗位在 2.1V ，因此，當 RI=10 k時， T1 將處于截止狀態(tài)，由（1）這時相當于輸入端輸入高電平。3.2.3設有一個74LS04 反相器驅(qū)動兩個74ALS04 反相器和四個 74LS04反相器。（ 1）問驅(qū)動門是否超載？（2）若超載，試提出一改進方案；若未超載，問還可增加幾個74LS04門？解：（ 1）根據(jù)題意， 74LS04 為驅(qū)動門，同時它有時負載門，負載門中還有74LS04。從主教材附錄 A 查出 74LS04 和 74ALS04 的參

19、數(shù)如下（不考慮符號）74LS04： IOL (max) =8mA, I OH (max) =0.4mA; I IH (max) =0.02mA.4 個 74LS04 的輸入電流為： 4 IIL (max) =40.4mA=1.6mA,4 I IH (max) =40.02mA=0.08mA2 個 74ALS04 的輸入電流為： 2 I IL (max) =20.1mA=0.2mA,2 I IH (max) =20.02mA=0.04mA 。 拉電流負載情況下如圖題解3.2.3（ a）所示， 74LS04 總的拉電流為兩部分，即4 個74ALS04的 高 電 平 輸 入 電 流 的 最 大 值

20、4 I IH (max)=0.08mA電流之和為0.08mA+0.04mA=0.12mA. 而 74LS04 能提供 0.4mA 的拉電流，并不超載。 灌電流負載情況如圖題解3.2.3（ b）所示，驅(qū)動門的總灌電流為1.6mA+0.2mA=1.8mA.而 74LS04 能提供 8mA 的灌電流，也未超載。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝（ 2）從上面分析計算可知，74LS04 所驅(qū)動的兩類負載無論書灌電流還是拉電流均未超圖題 所示為集電極門 74LS03 驅(qū)動 5 個 CMOS 邏輯門，已知 OC 門輸管截止時的漏電流 =0.2mA ；負載門的參數(shù)為： =4V,=1V,=1A

21、試計算上拉電阻的值。從主教材附錄VVIOL (max) =8mA.根據(jù)A 查得 74LS03 的參數(shù)為： OH (min) =2.7V ， OL (max) =0.5V ，式（ 3.1.6）形式（ 3.1.7）可以計算出上拉電阻的值。灌電流情況如圖題解3.2.4（ a）所示，74LS03輸出為 低 電平， I IL (total ) =5IIL =50.001mA=0.005mA,有VDD VOL (max)=(54)VRp (min) =IIL (total )0.56KIOL (max)(80.005) mA拉電流情況如圖題解3.2.4（ b）所示， 74LS03 輸出為高電平，IIH (

22、total ) =5 IIH=50.001mA=0.005mA由于VVIH (min) 為了保證負載門的輸入高電平，取V有OH (min) <OH (min) =4VRP (max) =VDDVoH (min)=(54)V=4.9KIOL ( total ) I IH (total ) (0.20.005) mA綜上所述，R4.9P 的取值范圍為 0.563.6.7設計一發(fā)光二極管(LED) 驅(qū)動電路 ,設 LED 的參數(shù)為 VF =2.5V,I D =4.5Ma; 若 VCC =5V,當LED發(fā)亮時 ,電路的輸出為低電平,選出集成門電路的型號 ,并畫出電路圖 .解 : 設驅(qū)動電路如圖題

23、解3.6.7所示 ,選用 74LSO4作為驅(qū)動器件, 它的輸出低電平電流IOL (max) =8mA,VOL (max) =0.5V,電路中的限流電阻VCCVF VOL (max)(52.50.5)vR=ID=4.5mA444精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝第四章組合邏輯習題解答412 組合邏輯電路及輸入波形（ A.B ）如圖題所示，試寫出輸出端的邏輯表達式并畫出輸出波形。解：由邏輯電路寫出邏輯表達式LABABA e B首先將輸入波形分段，然后逐段畫出輸出波形。當 A.B 信號相同時，輸出為1，不同時，輸出為0，得到輸出波形。如圖所示421試用 2 輸入與非門設計一個3 輸入的

24、組合邏輯電路。當輸入的二進制碼小于3 時，輸出為0；輸入大于等于3 時，輸出為 1。解： 根據(jù)組合邏輯的設計過程，首先要確定輸入輸出變量，列出真值表。由卡諾圖化簡得到最簡與或式，然后根據(jù)要求對表達式進行變換，畫出邏輯圖1） 設入變量為輸出變量為L，根據(jù)題意列真值表ABCL精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除 謝謝000000100100011110011011110111112） 由卡諾圖化簡，經(jīng)過變換得到邏輯表達式LABCA*BC3） 用 2 輸入與非門實現(xiàn)上述邏輯表達式427某足球評委會由一位教練和三位球迷組成，對裁判員的判罰進行表決。當滿足以下條件時表示同意；有三人或三人以上同意

25、，或者有兩人同意，但其中一人是叫教練。試用2 輸入與非門設計該表決電路。解：1 ）設一位教練和三位球迷分別用A 和 B.C.D 表示，并且這些輸入變量為1 時表示同意，為 0 時表示不同意， 輸出 L 表示表決結(jié)果。 L 為 1 時表示同意判罰， 為 0 時表示不同意。由此列出真值表輸入輸出ABCDL000000001000100001100100001010011000111110000精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除 謝謝100111010110111110011101111101111112 ）由真值表畫卡諾圖由卡諾圖化簡得L=AB+AC+AD+BCD由于規(guī)定只能用2 輸入與

26、非門，將上式變換為兩變量的與非與非運算式LAB* AC * AD * BCDAB* AC* AD * B* CD3）根據(jù) L 的邏輯表達式畫出由2 輸入與非門組成的邏輯電路4 3 3判斷圖所示電路在什么條件下產(chǎn)生競爭冒險，怎樣修改電路能消除競爭冒險?精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝解：根據(jù)電路圖寫出邏輯表達式并化簡得L A*BBC當 A=0， C=1 時， LB B 有可能產(chǎn)生競爭冒險，為消除可能產(chǎn)生的競爭冒險，增加乘積項使 AC，使 LA*B BCAC，修改后的電路如圖試用 74HC147 設計鍵盤編碼電路，十個按鍵分別對應十進制數(shù)0 9，編碼器的輸出為 8421BCD碼。要

27、求按鍵 9 的優(yōu)先級別最高， 并且有工作狀態(tài)標志， 以說明沒有按鍵按下和按鍵 0 按下兩種情況。解：真值表電路圖精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝用譯碼器74HC138 和適當?shù)倪壿嬮T實現(xiàn)函數(shù)F=.解：將函數(shù)式變換為最小項之和的形式F=將輸入變量A 、B 、C 分別接入、端，并將使能端接有效電平。由于 74HC138是低電平有效輸出，所以將最小項變換為反函數(shù)的形式L =在譯碼器的輸出端加一個與非門，實現(xiàn)給定的組合函數(shù)。七段顯示譯碼電路如圖題 44 14（ a）所示，對應圖題 44，14（ b）所示輸人波形，試確定顯示器顯示的字符序列解：當 LE=0 時，圖題 4，4。14（ a）

28、所示譯碼器能正常工作。所顯示的字符即為A2A2A1A所表示的十進制數(shù)，顯示的字符序列為0、1、6 、 9、4。當 LE 由 0 跳變 1 時，數(shù)字 4 被鎖存，所以持續(xù)顯示4。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝試用 4 選 1 數(shù)據(jù)選擇器 74HC153產(chǎn)生邏輯函數(shù) L ( A, B, C)m(1,2,6,7) .解：74HC153的功能表如教材中表解所示。根據(jù)表達式列出真值表如下。將變量 A、B 分別接入地址選擇輸入端 S1 、 S0 ，變量 C接入輸入端。從表中可以看出輸出 L 與變量 C 之間的關系，當 AB=00時，L C，因此數(shù)據(jù)端 I 0 接 C；當 AB=01_時，

29、L=C , I1接 C ；當 AB為 10 和 11 時，L 分別為 0 和 1，數(shù)據(jù)輸入端 I2 和 I3分別接 0 和 1。由此可得邏輯函數(shù)產(chǎn)生器，如圖解所示。輸入輸出ABCL0000L=C00110101L_0110C100001010110111111應用 74HC151實現(xiàn)如下邏輯函數(shù)。解： 1. FABCABCABCm4m5m1D1=D4=D5=1,其他 =02.精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝4，426 試用數(shù)值比較器 74HC85設計一個 8421BCD碼有效性測試電路， 當輸人為 8421BCD碼時，輸出為 1，否則為 0。解：測試電路如圖題解4 4 26 所

30、示，當輸人的08421BCD碼小于 1010 時， FAB輸出為 1，否則 0 為 0。1精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝4431 由 4 位數(shù)加法器 74HC283構(gòu)成的邏輯電路如圖題 4。431 所示， M和N為控制端，試分析該電路的功能。解：分析圖題4 4， 31 所示電路，根據(jù)MN的不同取值，確定加法器74HC283的輸入端 B3B2B1B0的值。當 MN00 時，加法器 74HC283的輸人端 B3B2B1B00000，則加法器的輸出為 SI 。當 MN01 時，輸入端 B3B2B1B00010，加法器的輸出 S I 2 。同理，可分析其他情況，如表題解4431 所示

31、。該電路為可控制的加法電路。第六章習題答案已知某時序電路的狀態(tài)表如表題 6 1， 6 所示，輸人為 A ，試畫出它的狀態(tài)圖。如果電路的初始狀態(tài)在 b，輸人信號 A 依次是 0、1、 0、 1、1、 1、 1，試求其相應的輸出。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝解：根據(jù)表題 6。16 所示的狀態(tài)表， 可直接畫出與其對應的狀態(tài)圖，如圖題解61。6（ a）所示。當從初態(tài) b 開始，依次輸人 0、1、0、 1、1、1、1 信號時，該時序電路將按圖題解6，1 6（ b）所示的順序改變狀態(tài)，因而其相應的輸出為1、0、 1、 0、 1、 0、 1。試分析圖題 6。 2 1（a）所示時序電路，畫

32、出其狀態(tài)表和狀態(tài)圖。設電路的初始狀態(tài)為 0，試畫出在圖題 6 2 1（ b）所示波形作用下， Q 和 z 的波形圖。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝解：狀態(tài)方程和輸出方程：分析圖題 62。4 所示電路，寫出它的激勵方程組、狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。解：激勵方程狀態(tài)方程輸出方程Z=AQ1Q0根據(jù)狀態(tài)方程組和輸出方程可列出狀態(tài)表，如表題解624 所示，狀態(tài)圖如圖題解6。24所示。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝分析圖題 6 2 5 所示同步時序電路，寫出各觸發(fā)器的激勵方程、電路的狀態(tài)方程組和輸出方程，畫出狀態(tài)表和狀態(tài)圖。解：激勵方程狀態(tài)方程輸出方程根

33、據(jù)狀態(tài)方程組和輸出方程列出該電路的狀態(tài)表，如表題解6，2，5 所示，狀態(tài)圖如圖題解6。 2 5 所示。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝用 JK 觸發(fā)器設計一個同步時序電路，狀態(tài)表如下解：所要設計的電路有4 個狀態(tài)，需要用兩個JK 觸發(fā)器實現(xiàn)。（1）列狀態(tài)轉(zhuǎn)換真值表和激勵表由表題 6。31 所示的狀態(tài)表和JK 觸發(fā)器的激勵表，可列出狀態(tài)轉(zhuǎn)換真值表和對各觸發(fā)器的激勵信號，如表題解6 3。1 所示。精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝（2）求激勵方程組和輸出方程由表題解 6 3 1 畫出各觸發(fā)器J、 K 端和電路輸出端y 的卡諾圖，如圖題解6 3 1（ a）所示。從而，得到化簡的激勵方程組輸出方程Y=Q1Q0Q1Q0A由輸出方程和激勵方程話電路精品文檔資料收集于網(wǎng)絡如有侵權(quán)請聯(lián)系網(wǎng)站刪除謝謝試用下降沿出發(fā)的D 觸發(fā)器設計一同步時序電路，狀態(tài)圖如（a） , S0S1S2 的編碼如（ a）解：圖題6 3。 4（ b）以卡諾圖方式表達出所要求的狀態(tài)編碼方案，即S0 00， Si 01，S2 10，S3 為無效狀態(tài)。電路需要兩個下降沿觸發(fā)的D 觸發(fā)器實現(xiàn)，設兩個觸發(fā)器的輸出為 Q1、Q0 ，輸人信號為A ，輸出信號為Y