EDA技術(shù)實用教程期末復(fù)習(xí)材料選擇題庫

1、1 .將設(shè)計的系統(tǒng)或電路按照EDA開發(fā)軟件要求的某種形式表示出來。并送入計算機的過程稱為（A ）:A:設(shè)計的輸入B:設(shè)計的輸出C:仿真D:綜合2 . 一般把EDA技術(shù)發(fā)展分為（B ）個階段。A:2B:3C: 4 D: 53 .大規(guī)?？删幊唐骷饕?FPGA CPLM類，下列對 CPLD 結(jié)構(gòu)與工作原理的描述中，正確的是C 。A. CPLD是現(xiàn)場可編程邏輯器件的英文簡稱；B. CPL渥基于查找表結(jié)構(gòu)的可編程邏輯器件；C.早期的CPLD從GAL的結(jié)構(gòu)擴展而來；D.在Altera 公司生產(chǎn)的器件中，F(xiàn)LEX10K系歹U屬 CPLD結(jié)構(gòu)；4 .綜合是EDA設(shè)計流程的關(guān)鍵步驟，綜合就是把抽象設(shè)計 層次

2、中的一種表示轉(zhuǎn)化成另一種表示的過程；在下面對 綜合的描述中，C是錯誤的。a）綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與 FPGA/ CPLD的基本結(jié)構(gòu)相映射的網(wǎng)表文件；b）綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電 路網(wǎng)表文件表示的映射過程，并且這種映射關(guān)系不 是唯一的；c） 綜合是純軟件的轉(zhuǎn)換過程，與器件硬件結(jié)構(gòu)無關(guān)；d）為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜 合加以約束，稱為綜合約束。5. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位，IP分軟IP、固IP、硬IP;下列所描述的IP核中，對于硬IP的 正確描述為 B。a）提供用VHD屋硬件描述語言描述的功能塊，但不涉及實現(xiàn)該功能塊的

3、具體電路；b）提供設(shè)計的最總產(chǎn)品-掩膜；c）以網(wǎng)表文件的形式提交用戶，完成了綜合的功能塊；d） 都不是。6 .基于EDAa件的FPGA/ CPL皿計流程為：原理圖/HDL 文本輸入一 B-綜合一適配一 二編程下載一硬件測試。功能仿真時序仿真邏輯綜合配置引腳鎖定A. B.C.D.7 .下面對利用原理圖輸入設(shè)計方法進行數(shù)字電路系統(tǒng)設(shè)計， 那一種說法是不正確的_B_。A.原理圖輸入設(shè)計方法直觀便捷，但不適合完成較大規(guī)模的電路系統(tǒng)設(shè)計；B.原理圖輸入設(shè)計方法無法對電路進行功能描述；C.原理圖輸入設(shè)計方法一般是一種自底向上的設(shè)計方法；D.原理圖輸入設(shè)計方法也可進行層次化設(shè)計。8 .在VHDL言中，下列對

4、進程（PROCESS語句的語句結(jié)構(gòu) 及語法規(guī)則的描述中，正確的是 _ A_oE. PROCESS?一無限循環(huán)語句；敏感信號發(fā)生更新時啟 動進程，執(zhí)行完成后，等待下一次進程啟動。F.敏感信號參數(shù)表中，應(yīng)列出進程中使用的所有輸入 信號；G.進程由說明部分、結(jié)構(gòu)體部分、和敏感信號參數(shù)表 三部分組成；H.當(dāng)前進程中聲明的變量也可用于其他進程。9 .嵌套使用IF語句，其綜合結(jié)果可實現(xiàn) I_。1 .帶優(yōu)先級且條件相與的邏輯電路；J.條件相或的邏輯電路；K.三態(tài)控制電路；L.雙向控制電路。10 .電子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗-即面積優(yōu)化，以及提高運行速度-即速度優(yōu)化；指出下列那種方法不屬

5、于速度優(yōu)化：_A。A.資源共享B.流水線設(shè)計C.寄存器配平D.關(guān)鍵路徑法11 .在一個VHDL設(shè)計中idata是一個信號，數(shù)據(jù)類型為 integer ,下面哪個賦值語句是不正確的 D_。M. idata <= 16#20#;N. idata <= 32;O. idata <= 16#A#E1;P. idata <= B#1010#;12.下列EDA次件中，哪一不具有時序仿真功能： DA. Max+Plus IIB. Quartus IIC. ModelSimD. Synplify1.1 IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能

6、塊，但不涉及實現(xiàn)該功能塊的具體電路的IP核為 A 。A .軟IP B.固IP C.硬IPD.都不是14 .綜合是EDA設(shè)計流程的關(guān)鍵步驟，在下面對綜合的描述中，D 是錯誤的。A綜合就是把抽象設(shè)計層次中的一種表示轉(zhuǎn)化成另一種表示的過程；B綜合就是將電路的高級語言轉(zhuǎn)化成低級的，可與FPGA /CPLD勺基本結(jié)構(gòu)相映射的網(wǎng)表文件；C為實現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以 約束，稱為綜合約束；D綜合可理解為，將軟件描述與給定的硬件結(jié)構(gòu)用電路網(wǎng)表 文件表示的映射過程，并且這種映射關(guān)系是唯一的（即綜合 結(jié)果是唯一的）。15 .大規(guī)?？删幊唐骷饕?FPGA、CPLD兩類，下列對 FPGA結(jié)構(gòu)

7、與工作原理的描述中，正確的是C 。A FPGA 是基吁二乘積項結(jié)構(gòu)的可編程邏輯器件；B FPGA是全稱為復(fù)雜可編程邏輯器件；C基于SRAM勺FPG幡件，在每次上電后必須進行一次配置；D 在Altera 公司生產(chǎn)的器件中， MAX7000系列屬FPGA結(jié) 構(gòu)。16 .進程中的變量賦值語句，其變量更新是 _A。 A立即完成；B按順序完成；C在進程的最后完成；D都不對。17 .VHDL語言是一種結(jié)構(gòu)化設(shè)計語言；一個設(shè)計實體（電路 模塊）包括實體與結(jié)構(gòu)體兩部分，結(jié)構(gòu)體描述D oA器件外部特性；B器件的綜合約束；C器件外部特性與內(nèi)部功能；D器件的內(nèi)部功能。18 .不完整的IF語句，其綜合結(jié)果可實現(xiàn) A。

8、A.時序邏輯電路B.組合邏輯電路C.雙向電路D.三態(tài)控制電路19 .子系統(tǒng)設(shè)計優(yōu)化，主要考慮提高資源利用率減少功耗（即 面積優(yōu)化），以及提高運行速度（即速度優(yōu)化）；指出下列哪 些方法是面積優(yōu)化 B。流水線設(shè)計資源共享邏輯優(yōu)化 串行化寄存器配平關(guān)鍵路徑法A.C.B.D.20.列標(biāo)識符中,是不合法的標(biāo)識符。A. State0B. 9moon C. Not_Ack_0D.signall21 .關(guān)于VHDL中的數(shù)字，請找出以下數(shù)字中最大的一個：A oA 2#1111_1110#B 8#276#C 10#170#D 16#E#E122 .下列EDA軟件中，哪一個不具有邏輯綜合功能：B oA Max+Pl

9、us IIB ModelSimC Quartus IID Synplify23 .下列那個流程是正確的基于EDA軟件的FPGA / CPLD設(shè)計流程：BA.原理圖/HDL文本輸入一適配一綜合一功能仿真一編 程下載一硬件測試B.原理圖/HDL文本輸入一功能仿真一綜合一適配一編 程下載一硬件測試C.原理圖/HDL文本輸入一功能仿真一綜合一編程下載 一一適配硬件測試；D.原理圖/HDL文本輸入一功能仿真一適配一編程下載 一綜合一硬件測試24 .流水線設(shè)計是一種優(yōu)化方式，下列哪一項對資源共享描述 正確。CA.面積優(yōu)化方法，不會有速度優(yōu)化效果B.速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，可能會有

10、速度優(yōu)化效果D.速度優(yōu)化方法，可能會有面積優(yōu)化效果25 .在VHDL語言中，下列對時鐘邊沿檢測描述中，錯誤的是D0A. if clk ' event and clk = ' 1' thenB. if falling_edge（clk） thenC. if clk ' event and clk = '0' thenD.if clk ' stable and not clk = ' 1' then26 .狀態(tài)機編碼方式中，其中 C 占用觸發(fā)器較多，但其實現(xiàn)比較適合FPGA的應(yīng)用A.狀態(tài)位直接輸出型編碼B. 順序編碼C. 一位

11、熱碼編碼D. 以上都不是27 .下列是EDA技術(shù)應(yīng)用時涉及的步驟：A.原理圖/HDL文本輸入；B.適配；C.時序仿真；D.編 程下載；E.硬件測試；F.綜合請選擇合適的項構(gòu)成基于EDA軟件的FPGA / CPLD設(shè)計流程：A 一 _F 一 B 一 _C D 一 E28 .PLD的可編程主要基于 A. LUT結(jié)構(gòu) 或者B.乘積項結(jié) 構(gòu)：請指出下列兩種可編程邏輯基于的可編程結(jié)構(gòu)：FPGA 基于 ACPLD 基于 B29 .在狀態(tài)機的具體實現(xiàn)時，往往需要針對具體的器件類型來 選擇合適的狀態(tài)機編碼。對于A. FPGA B. CPLD 兩類器件：一位熱碼狀態(tài)機編碼方式適合于A 器件；順序編碼狀態(tài)機編碼方

12、式適合于 B 器件；30 .下列優(yōu)化方法中那兩種是速度優(yōu)化方法：B、DA.資源共享B.流水線 C.串行化 D.關(guān)鍵路徑優(yōu)化31 .請指出Altera Acex系列中的EP1K30QC208這個器件是屬 于 AA. FPGAB. CPLDC. CPU D.GAL32 .FPGA的可編程是主要基于什么結(jié)構(gòu)：AA.查找表（LUT）B. ROM!編程C. PAL可編程D.與或陣列可編程33 .串行化設(shè)計是一種優(yōu)化方式，下列哪一項對串行化設(shè)計描 述正確：CA.面積優(yōu)化方法，同時有速度優(yōu)化效果B.速度優(yōu)化方法，不會有面積優(yōu)化效果C.面積優(yōu)化方法，不會有速度優(yōu)化效果D.速度優(yōu)化方法，可能會有面積優(yōu)化效果34

13、 .狀態(tài)機編碼方式中，哪種編碼速度較快而且輸出沒有毛刺？CA. 一位熱碼編碼B.格雷碼編碼C.狀態(tài)位直接輸出型編碼D.都不是35 .對于信號和變量的說法，哪一個是不正確的：A A.信號用于作為進程中局部數(shù)據(jù)存儲單元B.變量的賦值是立即完成的C.信號在整個結(jié)構(gòu)體內(nèi)的任何地方都能適用D.變量和信號的賦值符號不一樣36 .下列狀態(tài)機的斗犬態(tài)編碼,A 方式有“輸出速度快、難以有效控制非法狀態(tài)出現(xiàn)”這個特點。A.狀態(tài)位直接輸出型編碼B. 一位熱碼編碼C.順序編碼D.格雷編碼37 .VHDL語言共支持四種常用庫，其中哪種庫是用戶的VHDL設(shè)計現(xiàn)行工作庫：DA. IEEE 庫B. VITAL 庫C. STD

14、庫D. WORK：作庫38 .下列語句中，不屬于并行語句的是：_BA.進程語句B. CASM句C.元件例化語句D. WHEN ELSE語句39 . QuartusII 是 CA:高級語言B:硬件描述語言C:EDA工具軟件D:綜合軟件40 . QuartusII工具軟件具有（D ）等功能。A:編輯B:編譯C:編程D:以上均可41 .使用QuartusII軟件實現(xiàn)原理圖設(shè)計輸入，原理圖文件擴展 名是（D）。A:vwf B:v C:vhd D:bdf42 .使用Quartus II輸入的電路原理圖文件必須通過（B ）才能進行仿真驗證。A:編輯B:編譯C:綜合D:編程43 . Quartus II的設(shè)

15、計文件不能直接保存在 （ B）。A:硬盤B:根目錄C:文件夾D:工程目錄44 .使用Quartus II工具軟件實現(xiàn) VHD戊本設(shè)計輸入，文件 擴展名是（C）。A:vwf B:v C:vhd D:bdf45 .使用Quartus II工具軟件實現(xiàn)波形仿真，仿真文件擴展 名是 Ao A:vwf B:v C:vhd D:bdf46 .在Quartus II集成環(huán)境下為原理圖文件產(chǎn)生一個元件符 號的主要用途是（D ）。A:仿真B:編譯C:綜合D:被高層次電路設(shè)計調(diào)用47 .仿真是對電路設(shè)汁的一種（）檢測方法。A:直接的B:間接的C:同步的D:異步的48 .省略49.1. Quartus II 的 V

16、erilog HDL文件的擴展名是（C ）。A: . scf B: . gdf C:. vhl D:.v50 .省略51 .QuartusII 是（C ）。A:高級語言B:硬件描述語言C:EDA工具軟件D:綜合軟件52 . QuartusII工具軟件具有（ D ）等功能。A:編輯B:編譯C:編程D:以上均可53 .使用QuartusII工具軟件實現(xiàn)原理圖設(shè)計輸入，應(yīng)采用（A）方式。A:圖形編輯B:文本編輯C:符號編輯D:波形編輯54 .包括設(shè)計編譯和檢查，邏輯優(yōu)化和綜合，適配和分割，布局和布線，生成編程數(shù)據(jù)文件等操作的過程稱為（ B ）。A:設(shè) 計輸入B:設(shè)計處理C:功能仿真D:時序仿真55

17、.設(shè)計輸入完成之后，應(yīng)立即對時間文件進行（B）。A:編輯B:編譯C:功能仿真D:時序仿真56 .在設(shè)計處理過程中，可產(chǎn)生器件編程使用的數(shù)據(jù)文件，對于CPLD來說是產(chǎn)生（ A ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真57 .在設(shè)計處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件， 對于FPGA來說是生成（B ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真58 .VHDL是在（B）年正式推出的。A:1983 B:1985C:1987D:198959 .Verilog HDL 是在（A 年正式推出的。A:1983 B:1985C:1987D:198960 .在C語言的基礎(chǔ)上演變而來的硬件描述語言是（

18、B）。A VHDL B Verilog C AHD D CUPL61 .基于PLD芯片的設(shè)計稱之為（ A）設(shè)計。A:自底向上B: 自頂向下C:積木式D:頂層62 .基于硬件描述語言 HDL的數(shù)字系統(tǒng)設(shè)計目前最常用的設(shè)計 法稱為（ B）設(shè)計法。A:自底向上B:自頂向下C:積木試D:頂 層63 .在EDA工具中，能將硬件描述語言轉(zhuǎn)化為硬件電路的重 要工具軟件稱為（B ）。A:仿真器B:綜合器C:適配器D: 下載器64 .在EDA工具中，能完成在目標(biāo)系統(tǒng)器件上布局布線軟件 稱為（C ）。A:仿真器B:綜合器C:適配器D:下載器65 .在設(shè)計處理過程中，可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對于FPGA來說

19、是生成（ B ）文件。A:熔絲圖B:位流數(shù)據(jù)C:圖形D:仿真66 .邏輯器件（A ）屬于非用戶定制電路。A:邏輯門 B:GAL C: PROM D: PLA67 .可編程邏輯起家PLD屬于（C ）電路。A:非用戶定制B:全 用戶定制C:半用戶定制D:自動生成68.不屬于PLD基本結(jié)構(gòu)部分的是（ C ）。A:與門陣列B:或門陣列C:與非門陣列D:輸入緩存69 .在下列可編程邏輯器件中，不屬于高密度可編程邏輯器件 HDPLD勺是（D ）。A:EPLD B:CPLD C:FPGAD:PAL70 .在下列可編程邏輯器件中，不屬于低密度可編程邏輯器件 LDPLD的是（ C ）。A GAL B CPLD

20、C PLA D PAL:72 .在PLD沒有出現(xiàn)前，數(shù)字系統(tǒng)的彳統(tǒng)設(shè)計往往采用（ C ）式進行，實質(zhì)是對電路進行設(shè)計。 A:自底向上B:自頂向下 C:積木：功能塊73 .自頂向下設(shè)計過程中，描述器件總功能的模塊一般稱為（B ）。A:底層設(shè)計B:頂層設(shè)計C:完整設(shè)計D:全面設(shè)計74 .自頂向下設(shè)計過程中，描述器件一部分功能的模塊一般稱 為（A ）。A:底層設(shè)計B:頂層設(shè)計C:完整設(shè)計D:全面 設(shè)計75 .邊界掃描測試技術(shù)主要解決（ C ）的測試問題。A:印 刷電路版B:數(shù)字系統(tǒng)C:芯片D:微處理器76ispLSI器件中的 GLB是指（B ）。A:全局布線區(qū) B:通 用邏輯塊C:輸出布線區(qū)D:輸出

21、控制單元77. IEEE于1993爾公布了 vHDL的（D）語法標(biāo)準(zhǔn)。A:IEEE STD 1076-1987B:RS232C:IEEE.STD_LOGIC1164 D:IEEE STD 1076-199378. 一個能為vHDL綜合器接受，并能作為 一個獨立的設(shè)設(shè) 計單元的完整的vHDL程序稱為（ C ）。A:設(shè)計輸入B:設(shè)計輸出C:設(shè)計實體D:設(shè)計結(jié)構(gòu)79. vHDL的設(shè)計文件可以被高層次的系統(tǒng)（ D ），成為 系統(tǒng)的一部分。A:輸入B:輸出C:仿真D:調(diào)用80在VHDL中用（ C ）來把特定的結(jié)構(gòu)體關(guān)聯(lián)一個確定 的實體，為一個大型系統(tǒng)的設(shè)計提供管理和進行工程組織。A:輸入 B:輸出C:綜

22、合D:配置81在VHDL標(biāo)識符命名規(guī)則中，以（ A ）開頭的標(biāo)識符 是正確的。A:字母B:數(shù)字C:字母或數(shù)字D:下劃線82.在下列標(biāo)識符中，（C ）是VHDL合法的標(biāo)識符A:4h_add B:hadde C:h_adder D:_h_adde83在VHDL中，（ D ）不能將信息帶出對它定義的當(dāng)前設(shè) 計單元。A:信號B:常量C:數(shù)據(jù)D:變量84在VHDL中，數(shù)組型（array）和記錄型（record）屬于（ B）數(shù)據(jù)。A:標(biāo)量型B:復(fù)合類型C:存取類型D:文件類型85在VHDL中，乘“*和除“算術(shù)運算的操作數(shù)據(jù)是（ C ）數(shù)據(jù)類型A:整型B:實型C:整型和實型 D:任意類型 86.VHDL中條件信號賦值語句 WHEN_ELSE屬于（ C ）語句。A:并行兼順序B:順序C:并行D:不存在的87在VHDL中，為了使已聲明的數(shù)據(jù)類型、子程序、元件 能被其他設(shè)計實體調(diào)用或共享，可以把他們匯集在（D）中。A:設(shè)計實體B:子程序C:結(jié)構(gòu)體D:程序庫 88.在一個VHD毆計中a是一個信號，數(shù)據(jù)類型為 integer ,數(shù)據(jù)范圍0 to 127,下面哪個賦值語句是正確的 0_。D. a:= 2#1010#89-.使用EDA工具的設(shè)計輸入有多種方式，其中不屬于圖形輸入方式的是下列哪項 D。A.狀態(tài)圖B.原理圖C.波形圖D. HDL文本輸入90 .進程中的變量賦值語句，其