chapter9CMOS邏輯電路的高級技術ppt課件

1、第9章 COMS邏輯電路 的高級技術 本章概要n 鏡像電路n C2MOSn 準nMOS電路n 動態(tài)CMOS電路n 多米諾邏輯n 雙軌邏輯電路n CMOS邏輯電路的比較9.1 概述 靜態(tài)CMOS與動態(tài)CMOSn靜態(tài)CMOS邏輯電路n 輸出-輸入邏輯關系與時間無關(開關過渡期除外）n 利用晶體管的串-并聯組合實現邏輯n 晶體管數多n個扇入需要2n個管子，n個NMOS，n個n PMOS），占用面積大n 速度較慢n 功耗較小n 動態(tài)CMOS邏輯電路n 輸出-輸入邏輯關系與時間有關n 利用時鐘和MOSFET的電荷存儲特性實現邏輯n 晶體管數少n個扇入需要n+2個管子，n+1個NMOS，1個n PMOS）

2、，占用面積小n 速度較快(通過預充電，只有從輸入1到0有延遲時間）n 功耗較大9.3 鏡像電路 定義n什么是鏡像電路？n 電路的nFET和pFET部分具有相同的拓撲結構n nFET和pFET部分的晶體管尺寸可以有不同，n 以便使電特性對稱9.3 鏡像電路 實現XOR的鏡像電路(1)電路對稱版圖結構對稱9.3 鏡像電路 實現XOR的鏡像電路(2)開關模型2.2rpt2poutpppCRC R2.2fnt2noutnnnCRC R9.3 鏡像電路 實現XOR的鏡像電路(3)鏡像電路：2個pFET對Cp有貢獻，tr較小AOI電路：4個pFET對Cp有貢獻，tr較大9.3 鏡像電路 實現XNOR的鏡像

3、電路鏡像電路實現AOI電路實現9.4 準nMOS電路 有比邏輯有源負載電阻負載如何減少靜態(tài)CMOS中的晶體管數？9.4 準nMOS電路 準nMOS結構0pFETnFETpFETSGpDDVV永遠導通陣列截止開關開路將輸出電平上拉到nMOS 邏輯電路用1個pFET為負載OLnFETnFETpFETOLVV陣列導通開關短路將輸出電平下拉到低電平但因導通，較大9.4 準nMOS電路 準nMOS反相器:輸出低電平9.4 準nMOS電路 準nMOS反相器:實例9.4 準nMOS電路 準nMOS反相器:VTC曲線9.4 準nMOS電路 準nMOS NAND2/NOR2準準nMOS: 邏輯設計優(yōu)先采用邏輯設

4、計優(yōu)先采用NOR門門, 以相對減少低電平以相對減少低電平靜態(tài)靜態(tài)CMOS: 邏輯設計優(yōu)先采用邏輯設計優(yōu)先采用NAND門門, 以相對提高電路速度以相對提高電路速度9.4 準nMOS電路 準nMOS AOI9.5 C2MOS電路 時鐘信號9.5 C2MOS電路 三態(tài)反相器0M1M21M1M2DataCOMSnDDnEfVGNDEf 、均截止與、均斷開，輸出為高阻態(tài)、均導通成為以為輸入端、 為輸出端的反相器 ZHi低電平0三態(tài)電路 高電平1， 常用于將電路與公共總線隔開高阻 （Z）9.5 C2MOS電路 C2MOS門:構造C2MOS: 時鐘控制CMOS電路1M1M20M1M2HiZ時，、導通，輸出靜

5、態(tài)邏輯運算的結果，與輸入有關時，、截止，輸出高阻態(tài) ，與輸入無關nFET靜態(tài)邏輯電路靜態(tài)邏輯電路pFET靜態(tài)邏輯電路靜態(tài)邏輯電路三三態(tài)態(tài)輸輸出出控控制制9.5 C2MOS電路 C2MOS門:電路使tr使tf9.5 C2MOS電路 C2MOS門:幅員9.6 動態(tài)CMOS電路 基本結構pnp0MMMDDoutoutDDVCVV 預充電：導通，截止，輸出與輸入無關，通過對充電， 使pnn1MMnFET MVoutDDDDVVV 求值：截止，導通，輸入經邏輯陣列運算得到輸出若運算結果為邏輯1，則輸出為高阻態(tài)，保持；若運算結果為邏輯0，則輸出通過邏輯陣列和放電，使0預充電管:提供輸出高電平時鐘信號：控制

6、電路的工作并實現同步求值控制管:保證預充電期間無靜態(tài)功耗實現邏輯操作輸出電容：包括結電容、扇出門輸入電容和布線電容，保持預充電電平9.6 動態(tài)CMOS電路 基本類型上拉n網絡下拉n網絡9.6 動態(tài)CMOS 電路實例:AOI門9.6 動態(tài)CMOS電路 與靜態(tài)CMOS的比較n與靜態(tài)與靜態(tài)CMOSCMOS相同之處相同之處n 全邏輯擺幅，無比邏輯全邏輯擺幅，無比邏輯n 下拉網絡由下拉網絡由nMOSnMOS邏輯鏈構成，構成方式與靜態(tài)邏輯鏈構成，構成方式與靜態(tài)CMOSCMOS相同相同n 無靜態(tài)功耗無靜態(tài)功耗n與靜態(tài)與靜態(tài)CMOSCMOS不同之處不同之處n 晶體管數少：只需晶體管數少：只需N N2 2個個F

7、ETFET，而靜態(tài)，而靜態(tài)CMOSCMOS需需2N2N個個FETFETn 開關速度快：晶體管數少，無低至高延遲時間，負載電容小，開關速度快：晶體管數少，無低至高延遲時間，負載電容小，無短路電流無短路電流n 噪聲容限?。涸肼暼菹扌。篤MVM、VIHVIH、VILVIL均近似等于均近似等于VTnVTn，而靜態(tài)，而靜態(tài)CMOSCMOS近似等近似等于于VDD/2VDD/2n 動態(tài)功耗較大：時鐘電路消耗功率較大負載電容大，翻轉頻動態(tài)功耗較大：時鐘電路消耗功率較大負載電容大，翻轉頻度高），預度高），預n 充電過程需消耗電流充電過程需消耗電流n 需要時鐘控制信號需要時鐘控制信號n 需要保持輸出高電平：電荷泄

8、漏、電荷分享、背柵耦合、時鐘需要保持輸出高電平：電荷泄漏、電荷分享、背柵耦合、時鐘反饋等問題反饋等問題n 使輸出高電平保持時間有限使輸出高電平保持時間有限9.6 動態(tài)CMOS電路 幅員:NAND39.6 動態(tài)CMOS電路 幅員:NAND49.6 動態(tài)CMOS電路 信號完整性問題n 電荷泄漏n 電荷分享n 電容耦合n 互連串擾n 少子電荷注入n 電源噪聲9.6 動態(tài)CMOS電路 電荷泄漏:問題min101/outDDoutouthhCLKAVVVVtTftf且 時，輸出處于高阻態(tài)，應保持不變。但因存在漏電流隨時間逐漸衰減保持高電平的時間應大于時鐘周期（） 時鐘頻率1poutoutoutMVVMV

9、的漏電流最終穩(wěn)定在一個中間電壓上的漏電流9.6 動態(tài)CMOS電路 電荷泄漏:實例動態(tài)CMOS反相器9.6 動態(tài)CMOS電路 電荷泄漏:對策常通上拉器件，為負載電容補充電荷，尺寸較小以削弱因此而產生的有比問題及靜態(tài)功耗上拉器件僅在輸出為高電平時接通，為負載電容補充電荷，無靜態(tài)功耗9.6 動態(tài)CMOS電路 電荷分享:概念 時鐘上升沿前：Ma、Mb均截止，CL上電荷充滿，以保持其高電平 時鐘上升沿后： Ma導通，Mb截止，CL上的電荷在CL和CA間重新分配，使Vout有所下降 電荷分享 （Charge sharing） FET之間的寄生電容與負載電容分享放電電荷和充電電荷，導致輸出電壓衰減9.6 動

10、態(tài)CMOS電路 電荷分享:NAND2分析(1)9.6 動態(tài)CMOS電路 電荷分享:NAND2分析(2)9.6 動態(tài)CMOS電路 電荷分享:NAND2分析(3)9.6 動態(tài)CMOS電路 電荷分享:NAND3分析9.6 動態(tài)CMOS電路 電荷分享:對策為內部寄生電容預充電，但會增加面積和電容9.6 動態(tài)CMOS電路 電容耦合:背柵耦合9.6 動態(tài)CMOS電路 電容耦合:時鐘饋通(1)9.6 動態(tài)CMOS電路 電容耦合:時鐘饋通(2)時鐘的上升沿和下降沿均會引發(fā)時鐘饋通效應9.7 多米諾邏輯 動態(tài)CMOS的串級問題012101 M221M2 22DDDDTnTnCLKoutVoutVoutoutVo

11、utoutVoutoutV預充電：，求值：在 之前的延時期內，導通；直至截止停止 ，但此時已損失了且無法恢復動態(tài)CMOS門的輸入若出現10的翻轉，就會導致預充電電荷的損失要避免這種損失，應使動態(tài)CMOS門在求值時只出現01的翻轉，方法是在預充電期間置所有的輸入為0在動態(tài)CMOS單元之間加1個反相器多米諾單元）9.7 多米諾邏輯 多米諾邏輯單元構成基本動態(tài)邏輯靜態(tài)反相器9.7 多米諾邏輯 多米諾邏輯的級聯9.7 多米諾邏輯 特點n優(yōu)點優(yōu)點n無預充電荷損失：預充電之后所有單元的輸入都無預充電荷損失：預充電之后所有單元的輸入都被置為被置為0，故只能有，故只能有 01翻轉翻轉n抗噪聲能力強：輸出反相器

12、可根據扇出來優(yōu)化抗噪聲能力強：輸出反相器可根據扇出來優(yōu)化n開關速度非常快：只有輸出上升沿的延時開關速度非?？欤褐挥休敵錾仙氐难訒rtpHL=0），預充電、求值時的負載電容均為內），預充電、求值時的負載電容均為內部電容部電容n抵抗電荷泄漏能力強：反相器加抵抗電荷泄漏能力強：反相器加1個個pMOS管即可管即可構成電平恢復器構成電平恢復器n缺陷缺陷n非反相門，難以實現諸如非反相門，難以實現諸如XOR、XNOR這樣需要這樣需要NOT運算的邏輯必須有時鐘運算的邏輯必須有時鐘n輸出有電荷泄漏及電荷分享等寄生效應輸出有電荷泄漏及電荷分享等寄生效應9.7多米諾邏輯 基本邏輯門多米諾邏輯門實例9.7 多米諾邏輯

13、 邏輯鏈構成1231230CCCffff 預充電：、同時進行，使所有的 置01求值： 、 、 依次進行，有如“多米諾骨牌”9.7 多米諾邏輯 名稱由來只有當所有前級的電平轉換已完成，本級才會有動作。預充電求值9.7多米諾邏輯 取消求值管:益處在預充電期間，多米諾門的輸入恒為0，故可取消求值管，可以減少時鐘負載為原來的1/2），并提高下拉的驅動能力減少1個串聯FET）9.8 多米諾邏輯 取消求值管:害處 延長預充電周期：預充電需通過邏輯鏈傳播，僅當out1預充電完畢并使In2轉為0時，out2才能開始預充電，依此類推存在額外功耗：上拉器件和下拉器件有可能存在額外功耗：上拉器件和下拉器件有可能同時

14、導通同時導通9.8 多米諾邏輯 電荷保持電路10 xVGMKC始終導通提供一個電流來補充上的電荷xWMKLC很小弱導通不至于過多影響上電荷的釋放9.8 多米諾邏輯 電荷保持電路2xxxxCVMKCVMK充電時，較大導通提供附加充電電流加速充電放電時，較小不導通不提供附加電流不影響放電反饋控制的保持電路9.8 多米諾邏輯 實現反相邏輯:重構邏輯9.9 雙軌邏輯電路 特點n優(yōu)點n 速度快；大約是單軌電路的2倍n 同時實現非反相邏輯和反相邏輯n缺陷n 輸入、輸出數加倍n 電路復雜，布線開銷大，設計難度高9.9 雙軌邏輯電路 DCVSL:構造使輸出結果保持到輸入發(fā)生變化時為止Sw1和Sw2互補，一個斷

15、開，另一個必閉合9.9 雙軌邏輯電路 DCVSL:實例9.9 雙軌邏輯電路 DCVSL:結構化設計簡單的nFET邏輯對堆疊的邏輯對以nFET邏輯對為基本單元，堆疊形成各種邏輯9.9 雙軌邏輯電路 DCVSL:結構化設計實例1用nFET對構成邏輯樹9.9 雙軌邏輯電路 DCVSL:結構化設計實例2具有3層邏輯樹的動態(tài)CVSL電路9.9 雙軌邏輯電路 CPL :AND/NAND互補傳輸管邏輯（ Complimentary Pass Transistor Logic）9.9 雙軌邏輯電路 CPL: OR/XOR9.9 雙軌邏輯電路 CPL: NAND49.9 雙軌邏輯電路 CPL:特點n優(yōu)點n 電路形式簡潔n 單元版圖可以復用n缺陷n 存在閾值電壓損失n 輸入變量可能需要驅動1個以上的FET9.10 CMOS邏輯電路比較 數據注：數字比較以NA