正負脈寬數控調制信號發(fā)生器課程設計

1、目錄一、 設計任務與要求-3 二、 總體框圖-3三、 選擇器件-4 1、設計中所用到的器件-4 2、器件的相關介紹-4（1）D觸發(fā)器DFF-4（2）非門NOT-6四、 模塊功能-6 1、分頻器-7 2、計數器-8五、 總體設計電路圖-10 1、總體電路圖-11（1）工作情況-12（2）模塊間的連接關系-12（3）仿真結果-12（4）管腳分配圖-13（5）硬件驗證-14六、 課程設計心得體會-15正負脈寬數控調制信號發(fā)生器一、 設計任務與要求1） 課程設計的任務：此信號發(fā)生器可產生占空比可調的方波，高低電平的維持時間由6位二進制數控制。2）課程設計的基本要求   

2、通過課程設計各環(huán)節(jié)的實踐，應達到如下要求：    1、初步掌握數字邏輯電路、EDA分析和設計的基本方法。包括：    根據設計任務和要求，初選電路；    通過研究、設計計算，確定電路方案；    電路仿真及編程、模擬、連線、進行調試；    分析實驗結果，寫出設計總結報告。    2、培養(yǎng)一定自學能力和獨立分析問題、解決問題能力。包括：    學會自己分析、找出解決問題的方法；

3、0;   對設計中遇到的問題，能獨立思考，查閱資料，尋找解決方案；    掌握一些測試電路的基本方法，實驗中出現(xiàn)一般故障，能通過“分析、觀察、判斷、試驗、再判斷”的基本方法獨立解決；    能對實驗結果進行分析和評價。    3、掌握編程、仿真、連線、調試等基本技能，鞏固常用儀器的正確使用方法。二、 總體框圖總體框架圖如圖1所示： 計數器 A進位脈沖 選擇 電路反饋控制計數器 B進位脈沖反饋控制時鐘脈沖輸出信號 圖1設計思路： 此信號發(fā)生器是由兩個完全相同的可自加載加法計數器和D觸發(fā)器

4、組成的，它的輸出信號的高低電平脈寬時間可分別由兩組6位二進制預置數進行控制。如果將初始值可預置的加法計數器的溢出信號作為本計數器的初始預置加載信號LD，則可構成計數初始值自加載方式的加法計數器，從而構成數控分頻器。D觸發(fā)器的一個重要功能就是均勻輸出信號的占空比。三、選擇器件1、設計中所用到的器件有：（1）D觸發(fā)器DFF（1個）（2）非門NOT（2個）（3）計數器CNT6(2個)（4）LED燈（1個）或 示波器2、器件的相關介紹：（1）D觸發(fā)器DFF該觸發(fā)器是一個具有使能控制端CLRN的D觸發(fā)器，具有圓圈的是低電平有效，它的動作特點是輸出端狀態(tài)的轉換發(fā)生在CP的上升沿，而且觸發(fā)器所保存下來的狀態(tài)

5、僅僅取決于CP上升沿到達時D的輸入狀態(tài)，即當觸發(fā)脈沖有效時， D觸發(fā)器的輸出與激勵輸入相同。因為觸發(fā)器輸出端狀態(tài)的轉換發(fā)生在CP的上升沿，所以這是一個上升沿觸發(fā)的邊沿觸發(fā)器。它的功能就是均勻輸出信號的占空比。D觸發(fā)器DFF的邏輯符號如圖2所示：圖2 D觸發(fā)器DFF的內部結構圖如圖3所示圖3D觸發(fā)器DFF的功能表如表1所示：表1CPCLRNDQ說明 1XQn保持0 00置1011 置0D觸發(fā)器的動作時序圖如圖4所示：圖4（2）非門NOT非門又稱為反相器，若輸入信號A是1，則輸出信號Y是0；若輸入信號A是1，則輸出信號Y是0。非門NOT的邏輯符號如圖5所示：圖5非門NOT的邏輯功能表如表2所示：表

6、2AY 0 1 1 0四、功能模塊1、分頻器div 器件圖如圖8所示： 圖8時鐘信號接到分頻器的輸入端clk_in，分頻器的輸出端div_out接到預置計數器的脈沖輸入端CLK。它的作用是將高頻信號分成低頻信號。分頻器div的VHDL程序如下：Library ieee;USE ieee.std_logic_1164.all;USE ieee.std_logic_unsigned.all;ENTITY div IS PORT(clk:IN std_logic; divclk:OUT std_logic);END div;ARCHITECTURE one OF div ISBEGINPROCESS

7、(clk)variable cnt:integer range 0 to 1000000;variable temp:std_logic;BEGIN IF clk'event and clk='1' then IF cnt <=99999 then cnt:=0; temp:=not temp; ELSE cnt:=cnt+1; END IF; END IF;divclk<=temp; END PROCESS;END ONE;仿真波形如圖9所示：圖9仿真分析：任意給一個時鐘信號，分頻器將高頻信號分成低頻信號。2、計數器 器件圖如圖10所示： 圖10此計數器是

8、一個6位二進制數的預置計數器，預置計數器比普通計數器多了一個預置端LD和預置數據端d。當LD=1或0時，在下一個時鐘脈沖過后，計數器輸出端預置數D，CLK為脈沖信號輸入端，時鐘信號經分頻后接到CLK端， CAO為計數溢出輸出端。預置計數器CNT6的VHDL程序如下：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY CNT6 IS PORT(CLK,LD:IN STD_LOGIC; D:IN INTEGER RANGE 0 TO 63; CAO:OUT STD_LOGIC);END CNT6;ARCHITECTURE ART OF CNT6 ISSI

9、GNAL COUNT:INTEGER RANGE 0 TO 63;BEGINPROCESS(CLK,COUNT) ISBEGIN IF CLK'EVENT AND CLK='1' THEN IF LD='1' THEN COUNT<=D; ELSE COUNT<=COUNT+1; END IF; END IF;END PROCESS; PROCESS(CLK,COUNT)IS BEGIN IF CLK'EVENT AND CLK='1' THEN IF COUNT=63 THEN CAO<='1'

10、 ELSE CAO<='0' END IF; END IF; END PROCESS;END ARCHITECTURE ART;仿真結果如圖11所示：圖11仿真分析：預置數D5.0為任意六位二進制數，預置端LD為1時加載預置數，否則繼續(xù)計數，當計到63時，輸出為1，然后繼續(xù)從0開始計數。五、 總體設計電路圖總體電路圖如圖12所示：圖121、工作情況：在時鐘信號和預置數的共同作用下，計數器B的計數溢滿產生進位脈沖，觸發(fā)D觸發(fā)器，使得D觸發(fā)器反饋給B一個反饋信號，在下一個時鐘脈沖過后，計數器輸出端輸出預置數。計數器A的進位脈沖經過一個非門，連接到D觸發(fā)器的使能控制端，觸發(fā)D觸

11、發(fā)器，D觸發(fā)器的反饋信號經過一個非門加載到計數器A的預置端，在下一個時鐘脈沖過后，輸出端輸出計數器A的預置數。計數器A的進位脈沖使輸出信號輸出正脈沖，計數器B的進位脈沖使輸出信號輸出負脈沖，同時由D觸發(fā)器給的反饋信號使A、B分別重新置數，從而控制正負脈沖寬度。2、模塊間的連接關系: 兩個完全相同的預置數計數器A、B在時鐘信號的作用下，計數器A、B的進位脈沖分別觸發(fā)D觸發(fā)器，使得D觸發(fā)器分別產生一個反饋控制信號。 3、仿真結果仿真結果如圖13所示：圖13仿真分析：預置數A5.0為任意6位二進制數，預置數B5.0為任意6位二進制數， CLK為預置計數器的時鐘脈沖，當第一個時鐘脈沖到來時，計數器A的

12、進位脈沖使輸出信號輸出正脈沖，計數器B的進位脈沖使輸出信號輸出負脈沖。（注意：分頻器分頻不能太大，否則不會出現(xiàn)仿真波形）4、管腳分配圖：用LED燈觀察實驗結果。以下管腳均為E-PLAY-SOPC CPU板上的FPGA芯片EP1C12的對應管腳：管腳分配圖如圖14、圖15所示：圖14圖15管腳分配情況：管腳分配情況如表3所示：表3管腳編號管腳定義管腳編號管腳定義105A086B0104 A187B1101A288B2100A393B385A494B484 A595B528 CLK132PSOUT162VGA0161VGA1164VGA2163VGA35、硬件驗證通過LED燈觀察實驗結果：在EDA

13、實驗箱上驗證所設計的電路，撥碼開關105、104、101、100、85、84分別控制輸出低電平脈寬的預置數輸入A5.0，撥碼開關86、87、88、93、94、95分別控制輸出高電平脈寬的預置數輸入B5.0，輸出端接一個LED燈，當時鐘信號到來的時候，根據燈的亮滅來判斷輸出，燈亮時，表示輸出高電平脈寬，燈滅時，表示輸出低電平脈寬，通過改變撥碼開關，來控制輸出脈沖寬度。VGA3.0接0001。（注意：頻率要小，否則看不到方波，所以加了一個分頻器。）通過示波器來觀察波形輸出，其輸出波形如圖14所示 圖16從示波器顯示的波形可以看出，正負脈寬的時間隨輸入兩組預置數的不同而相應的發(fā)生變化從而實現(xiàn)了占空比

14、可調的目的。六、 課程設計心得體會作為一名電子信息系的學生，做課程設計是十分有意義而且是十分必要的一件事情。兩周的課程設計結束了，雖然很忙碌、很疲憊，但是收獲頗多。剛拿到題目時，不知從何下手，反復的看書查資料，尋求幫助。后來經過老師的輔導，讓我對這個題目有了一定的了解，開始設計電路，編寫程序，最后進行仿真，在仿真的過程中，出現(xiàn)了很多問題，比如分頻器的使用，在硬件驗證的時候，分的頻率要大，為了更好的觀察輸出波形，然而在軟件操作仿真的時候，卻因為頻率太大，而無法看到波形。最后在老師的指導下完成了實驗的仿真。經過兩個星期的EDA課程設計及學習，從對EDA的操縱界面的不熟悉到現(xiàn)在的基本熟練掌握，我收獲的不僅僅是知道了quartusII軟件的使用方法，更重要的收獲是通過兩周的思考、分析、設計、修正、動手連接實驗電路，從而真正的體會到了數字電路各個項目的功能。以前學習上存在的不足。通過與同學探討和請教老師，終于把問題都解決了，并加深了對正負脈寬數控調制信號發(fā)生器的原理和設計思路的了解。同時也熟練掌握了課程設計的一般流程，為以后的設計也積累了一定的經驗。通過此次課程設計的學習，使我感受最深的是實踐與理論的相結合，也是對我們以前學的知識的總結和概括，使得我們在設計的過程中體會到了EDA的重要性，體會到了我們所學的知識的用途和方向。 在這次課程設計作業(yè)的過程中由