第7章可綜合模型的設(shè)計

1、第7章 可綜合模型的設(shè)計Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真2本章內(nèi)容本章內(nèi)容 邏輯綜合過程邏輯綜合過程延遲延遲可綜合語法可綜合語法Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真3邏輯綜合過程邏輯綜合過程module JK_FF(Q,Qn,J,K,CLK);input J,K;input CLK;output Q,Qn;wire G3_n,G4_n,G5_n,G6_n,G7_n,G8_n;nand G7(G7_n,Qn,J,CLK);nand G8(G8_n,CLK,K,Q);nand G5(G5_n,G8_n,G6_n

2、);nand G6(G6_n,G5_n,G8_n);nand G3(G3_n,G5_n,CLK_n);nand G4(G4_n,CLK_n,G6_n);nand G1(Q,G3_n,Qn);nand G2(Qn,Q,G4_n);not G9(CLK_n,CLK);endmodulemodule CNAND (xxxxxx); module CNOT (xxxxx);CNAND C1(G7_n,Qn,J,CLK); CNAND C2 (G8_n,CLK,K,Q);CNAND C3 (G5_n,G8_n,G6_n);CNAND C4 (G6_n,G5_n,G8_n);CNAND C5 (G3_n,

3、G5_n,CLK_n);CNAND C6 (G4_n,CLK_n,G6_n);CNAND C7 (Q,G3_n,Qn);CNAND C8 (Qn,Q,G4_n);CNOT C9 (CLK_n,CLK);Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真4把現(xiàn)有的把現(xiàn)有的Verilog HDL代碼根據(jù)現(xiàn)有的代碼根據(jù)現(xiàn)有的工藝庫轉(zhuǎn)化為門級網(wǎng)表的過程工藝庫轉(zhuǎn)化為門級網(wǎng)表的過程 Verilog HDL由設(shè)計者編寫由設(shè)計者編寫工藝庫由公司提供工藝庫由公司提供門級網(wǎng)表交下一級處理門級網(wǎng)表交下一級處理Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真5延遲延遲 實際電路工作是要有延遲時間的，

4、不實際電路工作是要有延遲時間的，不管是電流的傳輸還是高低電平的翻轉(zhuǎn)管是電流的傳輸還是高低電平的翻轉(zhuǎn)都是需要時間的。都是需要時間的。當(dāng)代碼功能仿真通過之后，需要進行當(dāng)代碼功能仿真通過之后，需要進行綜合，這時生成的門級網(wǎng)表就具有一綜合，這時生成的門級網(wǎng)表就具有一定的電路意義了，此時可以加入時間定的電路意義了，此時可以加入時間延遲使門級網(wǎng)表與實際電路更加相似。延遲使門級網(wǎng)表與實際電路更加相似。 Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真6上升延遲、下降延遲和關(guān)斷延遲上升延遲、下降延遲和關(guān)斷延遲三種延遲都是相對于輸入端而言的三種延遲都是相對于輸入端而言的上升延遲指從輸入端產(chǎn)生驅(qū)動信號到

5、上升延遲指從輸入端產(chǎn)生驅(qū)動信號到輸出端出現(xiàn)從輸出端出現(xiàn)從0、x、z變化為變化為1的過程的過程下降延遲指從輸入端產(chǎn)生驅(qū)動信號到下降延遲指從輸入端產(chǎn)生驅(qū)動信號到輸出端出現(xiàn)從輸出端出現(xiàn)從1、x、z變化為變化為0的過程的過程關(guān)斷延遲指從輸入端產(chǎn)生驅(qū)動信號到關(guān)斷延遲指從輸入端產(chǎn)生驅(qū)動信號到輸出端出現(xiàn)從輸出端出現(xiàn)從0、1、x變化為變化為z的過程的過程Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真7可以定義一個、兩個或三個，如下：可以定義一個、兩個或三個，如下： nand #4 n2(Out,In1,In2); and # (3,5) a1(Dout,Din1,Din2); bufif0 # (

6、2,5,6) a2(Dout,Din1,Din2); Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真8由于每個電子器件的延遲都不盡相同，由于每個電子器件的延遲都不盡相同，為了更精確的模擬實際情況，增添最為了更精確的模擬實際情況，增添最小延遲、典型延遲和最大延遲小延遲、典型延遲和最大延遲 以冒號隔開以冒號隔開 notif0 #(1:2:3) a1(out,in1,in2); notif0 #(1:2:3,4:5:6) a2(out,in1,in2); notif0 #(1:2:3,4:5:6,7:8:9) a3(out,in1,in2);Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系

7、統(tǒng)設(shè)計及仿真9數(shù)據(jù)流建模中同樣可以使用延遲時間數(shù)據(jù)流建模中同樣可以使用延遲時間 第一種，定義在線上第一種，定義在線上 wire #10 a; assign a=b;第二種，定義在第二種，定義在assign語句中語句中 wire a; assign #10 a=b;Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真10門級建模和數(shù)據(jù)流建模使用的延遲被門級建模和數(shù)據(jù)流建模使用的延遲被稱為慣性延遲稱為慣性延遲 and # (3,5) b1(Dout,Din1,Din2); Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真11慣性延遲主要模擬的是元器件輸入端慣性延遲主要模擬的是元器件

8、輸入端和輸出端之間的變化情況和輸出端之間的變化情況傳輸延遲主要模擬的是連線上左側(cè)輸傳輸延遲主要模擬的是連線上左側(cè)輸入和右側(cè)輸出之間的變化情況。入和右側(cè)輸出之間的變化情況。 reg b; always (b) a= #10 bVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真12各種延遲比較各種延遲比較reg out1n,out2n; /非阻塞賦值輸出非阻塞賦值輸出reg out1b,out2b; /阻塞賦值輸出阻塞賦值輸出wire out3;wire #20 out4; /慣性延遲慣性延遲always (WaveA ) out1n= # 20 WaveA; /非阻塞輸出非阻塞輸出1al

9、ways (WaveA ) #20 out2nOUT)=10; (B=OUT)=10; (C=OUT)=9; (D=OUT)=9;endspecifyendmoduleVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真17specify塊塊 (指定輸入端指定輸入端 = 指定輸出端指定輸出端) = 延遲時間延遲時間; specify (A=OUT)=10; (B=OUT)=10; (C=OUT)=9; (D=OUT)=9;endspecifyVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真18注意寬度注意寬度reg 3:0 A,OUT;specify (A0=OUT0)=10;

10、 (A1=OUT1)=10; (A2=OUT2)=10; (A3=OUT3)=10;endspecifyreg 3:0 A,OUT;specify (A=OUT)=10;endspecifyreg 3:0 A；reg 4:0 OUT;specify (A=OUT)=10;endspecifyVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真19全連接形式全連接形式 (指定輸入端指定輸入端 * 指定輸出端指定輸出端) = 延遲時間延遲時間; reg 1:0 A,OUT;specify (A*OUT)=10;endspecifyreg 1:0 A,OUT;specify (A0=OUT0)

11、=10; (A1=OUT1)=10; (A0=OUT1)=10; (A1=OUT0)=10;endspecifyVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真20支持支持if判斷判斷specify if(A) (A=OUT)=10; /A為為1時，延遲為時，延遲為10 if(!A) (A=OUT)=9; /A為為0時，延遲為時，延遲為9 if(B,C=2b11) (B=OUT)=10; if(B,C!=2b11) (B=OUT)=8; if (C|D) (C,D*OUT)=9; if (!(C|D) (C,D*OUT)=8;endspecify Verilog HDL數(shù)字系統(tǒng)設(shè)計及

12、仿真數(shù)字系統(tǒng)設(shè)計及仿真21也可以定義上升、下降、關(guān)斷延遲也可以定義上升、下降、關(guān)斷延遲 /定義定義1個時間，所有延遲都是相同的個時間，所有延遲都是相同的 (A=OUT)=10; /定義定義2個時間，分別對應(yīng)上升和下降延遲個時間，分別對應(yīng)上升和下降延遲 (A=OUT)=(10,12); /定義定義3個時間，分別對應(yīng)上升、下降和關(guān)斷延遲個時間，分別對應(yīng)上升、下降和關(guān)斷延遲 (A=OUT)=(10,12,13); /定義定義6個時間，個時間， /按順序定義按順序定義0-1, 1-0, 0-z, z-1, 1-z, z-0六個延遲六個延遲 (A=OUT)=(10,12,13,10,13,12); /定

13、義定義12個時間，按順序定義了個時間，按順序定義了0-1, 1-0, 0-z, z-1, 1-z, z-0 /0-x, x-1, 1-x, x-0, x-z, z-x共共12個延遲個延遲 (A=OUT)=(10,12,13,10,13,12,8,9,8,12,12,9);Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真22支持參數(shù)支持參數(shù)specify specparam falltime=8,risetime=10; (A=OUT)=(risetime,falltime); /上升時間上升時間8，下降時間，下降時間10endspecifyVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字

14、系統(tǒng)設(shè)計及仿真23再談阻塞賦值與非阻塞賦值再談阻塞賦值與非阻塞賦值 觀察此例觀察此例module n1 (y1, y2, clock, reset); output y1, y2; input clock, reset; reg y1, y2; always (posedge clock or posedge reset)if (reset) y1 = 0; else y1 = y2; /阻塞賦值阻塞賦值 always (posedge clock or posedge reset)if (reset) y2 = 1; else y2 = y1; /阻塞賦值阻塞賦值 endmoduleVeri

15、log HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真24仿真結(jié)果仿真結(jié)果Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真25改為非阻塞改為非阻塞module n2 (y1, y2, clock, reset); output y1, y2; input clock, reset; reg y1, y2; always (posedge clock or posedge reset)if (reset) y1 = 0; else y1 = y2; /非阻塞賦值非阻塞賦值 always (posedge clock or posedge reset)if (reset) y2 = 1; e

16、lse y2 = y1; /非阻塞賦值非阻塞賦值/ endmoduleVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真26仿真結(jié)果仿真結(jié)果Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真27注意阻塞完成時間注意阻塞完成時間always (WaveA ) begin out1b= # 20 WaveA; /阻塞輸出阻塞輸出1endVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真28建議原則建議原則組合電路用阻塞賦值組合電路用阻塞賦值時序電路用非阻塞賦值時序電路用非阻塞賦值混合電路用阻塞，但一般可拆為組合混合電路用阻塞，但一般可拆為組合和時序兩部分和時序兩部分Veri

17、log HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真29兩種賦值對比兩種賦值對比module shift(q,q1,q2,q3,d,clock);output q,q1,q2,q3;input d,clock;reg q,q1,q2,q3;always (posedge clock)begin q=q3; q3=q2; q2=q1; q1=d;endendmodule改為阻塞賦值后改為阻塞賦值后Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真30比較代碼比較代碼module n3(out,a,b,c,d);output out;input a,b,c,d;reg out,t1,t2;a

18、lways (a,b,c,d)begin t1=a|b; t2=c|d; out=t1t2; endendmodulealways (a,b,c,d,t1,t2)begin t1=a|b; /a和和b的或的或 t2=c|d; /c或或d的或的或 out=t1t2; /t1和和t2的異或的異或endalways (a,b,c,d)begin t1=a|b; /a和和b的或的或 t2=c|d; /c或或d的或的或 out=t1t2; /t1和和t2的異或的異或endVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真31可綜合語法可綜合語法 module和和endmodule作為模塊聲明的關(guān)

19、鍵字，作為模塊聲明的關(guān)鍵字，必然是可以被綜合的。必然是可以被綜合的。輸入輸入input、輸出、輸出output和雙向端口和雙向端口inout的聲的聲明是可以綜合的。明是可以綜合的。變量類型變量類型reg、wire、integer都是可以被綜合都是可以被綜合的。有符號變量的支持不一致，使用時需要注意。的。有符號變量的支持不一致，使用時需要注意。參數(shù)參數(shù)parameter和宏定義和宏定義define可以被綜合可以被綜合所有的所有的Verilog HDL內(nèi)建門都是可以使用的，內(nèi)建門都是可以使用的，即第二章中介紹的內(nèi)建門如即第二章中介紹的內(nèi)建門如and、or之類都是可之類都是可以在可綜合設(shè)計中使用的。

20、以在可綜合設(shè)計中使用的。Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真32數(shù)據(jù)流級的數(shù)據(jù)流級的assign語句是可以綜合的語句是可以綜合的行為級中敏感列表支持電平和邊沿變化，行為級中敏感列表支持電平和邊沿變化，類似類似posedge、negedge是可綜合的是可綜合的always、function是可綜合的，是可綜合的，task中中若不含延遲也可以被綜合。若不含延遲也可以被綜合。順序塊順序塊beginend可以被綜合。可以被綜合。if和和case語句可以被綜合。語句可以被綜合。Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真33多重驅(qū)動問題多重驅(qū)動問題 在多個在多個alw

21、ays結(jié)構(gòu)中對同一信號賦值結(jié)構(gòu)中對同一信號賦值reg clock,reset;reg 1:0 out,a,s;always (posedge clock)if(reset) out=2b00; always (posedge clock)if(s=2b11) out=2b10;always (posedge clock)if(reset) out=2b00;else if(s=2b11) out=2b10;else Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真34敏感列表不完整敏感列表不完整 丟失變化條件丟失變化條件always (a)c=ab;always (a or b)c=

22、ab;Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真35缺少缺少else和和default容易出現(xiàn)鎖存器容易出現(xiàn)鎖存器reg 1:0 out;always (posedge clock)begin if(s=2b00) out=2b00; else if(s=2b11) out=2b11; else out=2b11;endreg 1:0 sel;always (sel,a,b) case(sel) 2b00:out=a+b; 2b01:out=a-b; 2b00:out=a+b; 2b00:out=a+b; default:out=0; endcaseVerilog HDL數(shù)字系

23、統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真36組合和時序混合設(shè)計組合和時序混合設(shè)計 分類不清所致分類不清所致reg x,y,z;always (x,y,z,posedge reset)if (reset) out=0;else out=xyz;reg x,y,z;always (posedge reset)if (reset)begin x=0; y=0; z=0;endelse assign out=xyz; Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真37邏輯簡化邏輯簡化 sum1=(a+b)+(c+d);sum2=a+b+c+d; Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及

24、仿真38sum3=a*b+a*c;sum4=a*(b+c); Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真39流水線思想流水線思想 流水線的基本思想就是把一個整體過程分為比較流水線的基本思想就是把一個整體過程分為比較獨立的幾個部分，然后再這些部分之間添加寄存獨立的幾個部分，然后再這些部分之間添加寄存器，使其可以在時鐘控制下工作器，使其可以在時鐘控制下工作Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真40SR鎖存器延遲模型鎖存器延遲模型 建模建模module my_rs(reset,set,q,qbar);input reset,set;output q,qbar;no

25、r #(1) n1(q,reset,qbar);nor #(1) n2(qbar,set,q);endmoduleVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真41測試模塊測試模塊module tb_71;reg set,reset;wire q,qbar;initialbegin set=0;reset=1;#10 set=0;reset=0;#10 set=1;reset=0;#10 set=1;reset=1;endmy_rs rs1(reset,set,q,qbar);initial$monitor($time,set= %b,reset= %b,q= %b,qbar= %

26、b,set,reset,q,qbar);endmoduleVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真42超前進位加法器超前進位加法器 原理公式原理公式1111122211212101200()()()()+()iiiiiiiiiiiiiiiiiiiiiiiiiiiiiCOGP CIGP GPCIGPGPPGPCIGPGPP GPP PPGPP PP CIVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真43設(shè)計模塊設(shè)計模塊module add_ahead(sum,cout,a,b,cin);output7:0 sum;output cout;input7:0 a,b;i

27、nput cin;wire7:0 G,P;wire7:0 C,sum;assign G0=a0&b0;assign P0=a0|b0;assign C0=cin;assign sum0=a0b0C0;Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真44assign G1=a1&b1;assign P1=a1|b1;assign C1=G0|(P0&cin);assign sum1=a1b1C1;assign G2=a2&b2;assign P2=a2|b2;assign C2=G1|(P1&G0)|(P1&P0&cin);ass

28、ign sum2=a2b2C2;assign G3=a3&b3;assign P3=a3|b3;assign C3=G2|(P2&G1)|(P2&P1&G0) |(P2&P1&P0&cin);assign sum3=a3b3C3; Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真45測試模塊測試模塊integer seed1,seed2,seed3;initial begin seed1=1;seed2=2;seed3=3; endalways begin #10 a=($random(seed1)/8); b=($random

29、(seed2)/8); cin=($random(seed3)/2);endVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真46功能仿真功能仿真時序仿真時序仿真Verilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真47移位除法器模型移位除法器模型 頂層模塊頂層模塊 module div(clk, reset, start, A, B, D, R, ok, err); parameter n = 32; parameter m = 16; input clk, reset, start; input n-1:0 A, B; output n+m-1:0 D; output n-1:

30、0 R; output ok, err; wire invalid, carry, load, run; div_ctl UCTL(clk, reset, start, invalid, carry, load, run, err, ok); div_datapath UDATAPATH(clk, reset, A, B, load, run, invalid, carry, D, R); endmoduleVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真48控制模塊控制模塊module div_ctl(clk, reset, start, invalid, carry, load,

31、 run, err, ok); parameter n = 32; parameter m = 16; parameter STATE_INIT = 3b001; parameter STATE_RUN = 3b010; parameter STATE_FINISH = 3b100; input clk, reset, start, invalid, carry; output load, run, err, ok; reg 2:0 current_state, next_state; reg 5:0 cnt; reg load, run, err, ok;Verilog HDL數(shù)字系統(tǒng)設(shè)計及

32、仿真數(shù)字系統(tǒng)設(shè)計及仿真49always (posedge clk or negedge reset) begin if(!reset) begin current_state = STATE_INIT; cnt = 0; end else begin current_state = next_state; if(run) cnt = cnt + 1b1; end end always (posedge clk or negedge reset) begin if(!reset) begin err = 0; end else if(next_state=STATE_RUN) begin if(

33、invalid) err = 1; end endVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真50always (current_state or start or invalid or carry or cnt) begin load = 1b0; ok = 1b0; run = 1b0; case(current_state) STATE_INIT: begin if(start) next_state = STATE_RUN; else next_state = STATE_INIT; load = 1; endVerilog HDL數(shù)字系統(tǒng)設(shè)計及仿真數(shù)字系統(tǒng)設(shè)計及仿真51 STATE_RUN : begin run = 1; if(invalid) begin next_state = STATE_FINISH; end else if(cnt=(n+m-1) begin next_state = STATE_FINISH; end else begin next_state = STATE_RUN; end end STATE_FINISH : begin ok = 1; next_state = STATE_FINISH;