FPGA 101 手把手課堂：讓 XDC 時(shí)序約束為您效力

1、fpga 101 手把手課堂：讓 xdc 時(shí)序約束為您效力set_multicycle_path path_ multiplier -setup|-hold-start|-end-from -to -through 當(dāng)您聲明多周期路徑時(shí)，事實(shí)上是將建立或保持(或二者皆有)分析要求與 path_mutiplier 相乘。例如在上面的第一個(gè)實(shí)例中，每?jī)蓚€(gè)時(shí)鐘周期有一次輸出，因此對(duì)于建立時(shí)序而言 path_multiplier 是 2。因?yàn)槎嘀芷诼窂郊瓤蓱?yīng)用到建立時(shí)光又可應(yīng)用到保持時(shí)光，那么您可以挑選其應(yīng)用位置。當(dāng)您聲明建立時(shí)光乘數(shù)時(shí)，最佳做法通常是用法下面的公式同時(shí)聲明一個(gè)保持時(shí)光乘數(shù)。保持周期

2、= 建立乘數(shù) 1 保持乘數(shù)這對(duì)于我們所介紹的下列容易實(shí)例意味著，保持乘數(shù)由下面這個(gè)公式確定：保持乘數(shù) = 建立乘數(shù) 1，當(dāng)用法公共時(shí)鐘時(shí)。為了演示多周期路徑的重要性，我創(chuàng)建了一個(gè)容易實(shí)例，您可在這里下載。在 xdc 文件中有一個(gè)實(shí)例包含了建立和保持這兩個(gè)已被同時(shí)聲明的多周期路徑。物理約束最常用的物理約束是 i/o 引腳布局和與 i/o 引腳有關(guān)的參數(shù)定義，例如標(biāo)準(zhǔn)驅(qū)動(dòng)強(qiáng)度。不過，還有其它類型的物理約束，包括布局、布線、i/o 和配置約束等。布局約束能夠定義單元的位置，而布線約束可用來定義信號(hào)的布線。i/o 約束可用來定義 i/o 位置及其參數(shù)。最后，配置約束可用來定義配置辦法。同樣，也有一些約

3、束不屬于這幾組約束。vivado 設(shè)計(jì)套件包含三種這樣的約束，它們主要用于網(wǎng)表中。dont_touch 該約束可用來阻擋優(yōu)化，這樣當(dāng)實(shí)現(xiàn)平安關(guān)鍵型或高牢靠性系統(tǒng)時(shí)該約束會(huì)十分實(shí)用。mark_debug 該約束可用來保存 rtl信號(hào)，以便隨后用于調(diào)試。clock_dedicated_route 該約束可用來識(shí)別時(shí)鐘布線。最常用的約束與 i/o 布局和 i/o 的配置有關(guān)。將 i/o 放在 fpga 上，需要用法布局約束找到物理引腳，用法 i/o 約束配置 i/o 標(biāo)準(zhǔn)和斜率等 i/o 屬性。現(xiàn)代化的 fpga 支持多種單端和差分 i/o 標(biāo)準(zhǔn)。這些均可通過 i/o 約束來舉行定義。不過，您必需確

4、保遵守 i/o banking 規(guī)章，這取決于最后的引腳布局。但什么是 i/o banking 規(guī)章？將 fpga 中的用戶 i/o 分組為若干個(gè) bank，每個(gè) bank 包含多組 i/o。這些 bank 具有自立的源，能支持多種 i/o 標(biāo)準(zhǔn)。在 zynq -7000 all programmable soc（以及其它 7 系列器件)中，i/o bank 被進(jìn)一步分為高性能和大范圍這兩個(gè)大的組別。這種類別劃分能進(jìn)一步約束性能，并要求工程師針對(duì)接口用法正確的類別。高性能 (hp) 類別針對(duì)更高的數(shù)據(jù)速率舉行了細(xì)心優(yōu)化。它用法更低的工作電壓，而且不支持 lv 3v3 和 2v5。另一個(gè)是大范圍

5、 (hr) 類別，其可處理 hp 不支持的更多 i/o 標(biāo)準(zhǔn)。因此，hr 支持傳統(tǒng)的 3v3 和 2v5 接口。圖 3 給出了這些 bank。當(dāng)您打算為信號(hào)用法哪種 bank 后，仍然可以更改信號(hào)驅(qū)動(dòng)強(qiáng)度和斜率。這些都是硬件設(shè)計(jì)團(tuán)隊(duì)很感愛好的指標(biāo)，由于他們要努力確保單板的信號(hào)完整性達(dá)到最優(yōu)。挑選結(jié)果還會(huì)影響單板設(shè)計(jì)的時(shí)序。為此，您可以用法信號(hào)完整性工具。si 工具需要 ibis 模型。當(dāng)您打開了impelmented design時(shí)，您可用法 file->export->export ibis 模型選項(xiàng)從 vivado 工具中提取設(shè)計(jì)的 ibis 模型。然后，用法該文件關(guān)閉解決系統(tǒng)

6、級(jí) si 問題和終于 布局的時(shí)序分析。假如設(shè)計(jì)團(tuán)隊(duì)整體上對(duì) si 性能以及系統(tǒng)的時(shí)序感到愜意，您就會(huì)得到針對(duì)設(shè)計(jì)中 i/o 的多個(gè)約束，如下所示。set_property package_pin g17 get_ports dout set_property iostan- dard lvcmos33 get_portsdoutset_property slew slow get_ports doutset_property drive 4 get_ ports dout對(duì)于 hp i/o bank，您還可用法數(shù)控阻抗正確做io端接并增強(qiáng)系統(tǒng)的 si，無需用法外部端接計(jì)劃。假如沒有信號(hào)驅(qū)動(dòng) i

7、/o，例如將 i/o 銜接到外部，這時(shí)您還必需考慮 i/o 的影響。這種狀況下，您可用法 i/o 約束實(shí)現(xiàn)上拉或下拉，以防止因?yàn)?fpga 輸入信號(hào)懸置而導(dǎo)致系統(tǒng)問題。固然，您也可以用法物理約束在 i/o block 內(nèi)放置終于的輸出觸發(fā)器，以充實(shí)設(shè)計(jì)的時(shí)序。這樣做能縮短clock to out的時(shí)光。您也可以對(duì)輸入信號(hào)做相同的處理，以使設(shè)計(jì)滿足引腳到引腳的建立和保持時(shí)光要求。物理約束從布局開頭您可能出于多種緣由想對(duì)布局舉行約束，例如協(xié)助達(dá)到時(shí)序要求，或者在設(shè)計(jì)的不同區(qū)域間實(shí)現(xiàn)隔離。就此而言，有三種類型的約束很重要：bel 將網(wǎng)表單元放在 slice 中的基本的規(guī)律元素。loc 將網(wǎng)表的單元放在器件內(nèi)的一個(gè)位置。pblock 可用法物理(或“p”)block 將規(guī)律 block 約束到 fpga 的一個(gè)區(qū)域。因此，loc 允許在器件內(nèi)定義一個(gè) slice 或其它位置；bel 約束可用來定義觸發(fā)器在 slice 中用法的更精細(xì)粒度。當(dāng)對(duì)設(shè)計(jì)的大面積區(qū)域舉行分段時(shí)，pblock 可用來將規(guī)律集合在一起。pblock 的另一個(gè)用途是在執(zhí)行部分重配置時(shí)定義規(guī)律區(qū)域。有些狀況下