verilog搶答器(最經(jīng)典)

1、搶答器設(shè)計(jì)題目：智能電子搶答器專業(yè)：電子信息工程2011年 1月 7日摘要搶答器是在競賽、文體娛樂活動(搶答活動)中，能準(zhǔn)確、公正、直 觀地判斷出搶答者的機(jī)器。電子搶答器的中心構(gòu)造一般都是由搶答器由單 片機(jī)以及外圍電路組成。本設(shè)計(jì)是以四路搶答為基本概念。從實(shí)際應(yīng)用出發(fā)，利用電子設(shè)計(jì)自動化(EDA)技術(shù),用可編程邏輯器件設(shè)計(jì)具有擴(kuò)充功能的搶答器。它以Verilog HDL硬件描述語言作為平臺，結(jié)合動手實(shí)驗(yàn)而完成的。它的特點(diǎn)是電路簡單、制作方 便、操作簡單、方便、性能可靠，實(shí)用于多種智力競賽活動。本搶答器的電路主 要有四部分組成：鑒別鎖存電路、FPGAfc芯片EPIC3T144C8電路、計(jì)分電路以

2、 及掃描顯示模塊的電路，并利用 Quartus II工具軟件完成了 Verilog HDL源程 序編寫和硬件下載。這個搶答器設(shè)計(jì)基本上滿足了實(shí)際比賽應(yīng)用中的各種需要。 在實(shí)際中有很大的用途。EP1C3T144C8關(guān)鍵詞： 搶答器 Quartus II Verilog HDL141引言硬件描述語言 Hardware Description Language是硬件設(shè)計(jì)人員和電子設(shè)計(jì)自動化EDA工具之間的界面。其主要目的是用來編寫設(shè)計(jì)文件，建立電子系 統(tǒng)行為級的仿真模型。即利用計(jì)算機(jī)的巨大能力對用Verilog HDL 或VHDL建模的復(fù)雜數(shù)字邏輯進(jìn)行仿真，然后再自動綜合以生成符合要求且在電路結(jié)構(gòu)上

3、可 以實(shí)現(xiàn)的數(shù)字邏輯網(wǎng)表Netlist ，根據(jù)型仿真驗(yàn)證無誤后用于制造ASIC芯片或?qū)?入EPLD和FPGA器件中。Verilog HDL1一種硬件描述語言(HDL:Hardware Discription Language), 是一種以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言， 用它可以表示邏輯 電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。Verilog HDL就是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種件描述語言，它是由 GDA(Gateway Design Automation) 公司的 PhilMoorby 在 1983年末首創(chuàng)的，最初只設(shè)計(jì)了一個仿真與驗(yàn)證工具，

4、之后又陸續(xù)開發(fā)了 相關(guān)的故障模擬與時序分析工具。1985年Moorby推出它的第三個商用仿真器Verilog-XL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。1989年CADENC公司收購了 GD心司，使得 Verilog HDL 成為了該公 司的獨(dú)家專利。1990年CADENC公司公開發(fā)表了Verilog HDL, 并成立LVI組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn)，即 IEEE Standard 1364-1995.Verilog HDL的最大特點(diǎn)就是易學(xué)易用，如果有C®言的編程經(jīng)驗(yàn)，可以在一個較短的時間內(nèi)很快的學(xué)習(xí)和掌握，因而可以把 V

5、erilog HDL內(nèi)容安 排在與ASIC設(shè)計(jì)等相關(guān)課程內(nèi)部進(jìn)行講授，由于HDL®言本身是專門面向硬件與系統(tǒng)設(shè)計(jì)的，這樣的安排可以使學(xué)習(xí)者同時獲得設(shè)計(jì)實(shí)際電路的經(jīng)驗(yàn)。2關(guān)于課程設(shè)計(jì)2. 1 課程設(shè)計(jì)目的理論聯(lián)系實(shí)際，鞏固和運(yùn)用所學(xué)課程，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的獨(dú) 立工作能力，通過對一個智力搶答器的設(shè)計(jì)，進(jìn)一步加深對計(jì)算機(jī)原理以及數(shù)字 電路應(yīng)用技術(shù)方面的了解與認(rèn)識， 進(jìn)一步熟悉數(shù)字電路系統(tǒng)設(shè)計(jì)、制作與調(diào)試的 方法和步驟。鞏固所學(xué)課堂知識，理論聯(lián)系實(shí)際，提高分析、解決計(jì)算機(jī)技術(shù)實(shí) 際問題的獨(dú)立工作能力。為了進(jìn)一步了解計(jì)算機(jī)組成原理與系統(tǒng)結(jié)構(gòu)， 深入學(xué)習(xí) EDA技術(shù)，用Veril

6、og HDL 語言去控制將會使我們對本專業(yè)知識可以更好地掌 握。2. 2 課程設(shè)計(jì)的內(nèi)容1用EDA®訓(xùn)儀的I/O設(shè)備和PLD芯片實(shí)現(xiàn)智能電子搶答器的設(shè)計(jì)2智能電子搶答器可容納4組參賽者搶答，每組設(shè)一個搶答器3電路具有第一搶答信號的鑒別和鎖存功能。在主持人將復(fù)位按鈕按下后開 始搶答，并用ED陽訓(xùn)儀上面的八段數(shù)碼管顯示搶答者的序號，同時揚(yáng)聲器發(fā)出 “嘟嘟”的響聲，并維持3秒鐘，此時電路自鎖，不再接受其他選手的搶答信號4設(shè)置計(jì)分電路，每組開始時設(shè)置為 6分，搶答后由主持人計(jì)分，答對一次 加1分，錯一次減1分。3開發(fā)工具簡介3. 1 EDA技術(shù)EDA是電子設(shè)計(jì)自動化(Electronic D

7、esign Automation )的縮寫，在 20世紀(jì) 90年代初從計(jì)算機(jī)輔助設(shè)計(jì)(CAD、計(jì)算機(jī)輔助制造(CAM、計(jì)算機(jī)輔助測試(CAT和計(jì)算機(jī)輔助工程(CAE的概念發(fā)展而來的。EDAK術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA軟件平臺上，用硬件描述語言 HDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動地完成邏輯編譯、化簡、分割、綜合、優(yōu) 化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下 載等工作。EDAK術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了 設(shè)計(jì)者的勞動強(qiáng)度。利用EDAX具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)， 大量工作可以通過計(jì)算機(jī)完成，并可以將

8、電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì) 出IC版圖或PCBK圖的整個過程的計(jì)算機(jī)上自動處理完成?，F(xiàn)在對EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、 化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有 EDA勺應(yīng)用。目前EDA技術(shù)已 在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。 例如在飛機(jī)制造過程中，從 設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDAft術(shù)。3. 2 硬件描述語言一Verilog HDLVerilog HDL是硬件描述語言的一種，用于數(shù)字電子系統(tǒng)設(shè)計(jì)。該語言是1983年由 GDA ( GateWay Design Automation )公司的 Phil Mo

9、orby 首創(chuàng)的。Phil Moorby后來成為Verilog XL的主要設(shè)計(jì)者和 Cadence公司(Cadence Design System )的第一個合伙人。在 1984-1985 年間，Phil Moorby設(shè)計(jì)出 第一個名為 Verilog-XL的仿真器；1986年，他對Verilog HDL 的發(fā)展又一次作出了巨大貢獻(xiàn) 一一提出了用于快速門級仿真的XL算法。隨著Verilog-XL 算法的成功，Verilog HD 語言得到迅速發(fā)展。1989年， Cadence公司收購GDA公司，Verilog HDL 語言成為了 Cadence公司的私有 財(cái)產(chǎn)。1990年，Cadence公司決

10、定公開 Verilog HDL 語言，并成立了 OVI(Open Verilog International )組織，并負(fù)責(zé)促進(jìn) Verilog HDL 語言的發(fā) 展?；?Verilog HDL 的優(yōu)越性，IEEE于1995年制定了 Verilog HDL 的IEEE 標(biāo)準(zhǔn)，即 Verilog HDL1364-1995 ; 2001 年發(fā)布了 Verilog HDL1364-2001標(biāo)準(zhǔn)3. 3Verilog HDL 的設(shè)計(jì)流程 一般是：1 .文本編輯：用任何文本編輯器都可以進(jìn)行，也可以用專用的HDL編輯環(huán)境。通常Verilog HDL 文件保存為.v文件。2 .功能仿真：將文件調(diào)入HDL仿

11、真軟件進(jìn)行功能仿真，檢查邏輯功能是否正 確(也叫前仿真，對簡單的設(shè)計(jì)可以跳過這一步，只有在布線完成之后，才進(jìn)行 時序仿真)。3 .邏輯綜合：將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合， 即把語言綜合成最簡的布 爾表達(dá)式。邏輯綜合軟件會生成.edf ( EDIF )的EDA工業(yè)標(biāo)準(zhǔn)文件。(最好不用MAX+PLUS II進(jìn)行綜合，因?yàn)橹恢С?VHDL/Verilog HDL的子集)4 .布局布線：將.edf文件調(diào)入PLD廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的邏輯安放到CPLD/FPGA內(nèi)。5 .時序仿真：需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時序(也叫后仿真)。6 .4 FPGA采用了邏輯

12、單元陣列LCA (Logic Cell Array )這樣一個新概念，內(nèi)部 包括可配置邏輯模塊 CLB(Configurable Logic Block )、輸出輸入模塊IOB(Input Output Block )和內(nèi)部連線(Interconnect )三個部分。FPGA的基本特點(diǎn)主要 有：1)采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。-2) FPGA可做其它全定制或半定制 ASIC電路的中試樣片。3) FPGA內(nèi)部有豐富的觸發(fā)器和I/O弓I腳。4) FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。5) FPGA采用高速CHMOS工藝，功

13、耗低，可以與 CMOS、TTL電平兼容?？梢哉f，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。目前FPGA的品種很多，有XILINX公司的Virtex系列、TI公司的TPC系歹1、 ALTERA公司的Stratix系列等。FPGA是由存放在片內(nèi)RAM中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要 對片內(nèi)的RAM進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。加電時，F(xiàn)PGA芯片將EPROM中數(shù)據(jù)讀入片內(nèi)編程RAM中，配置完成后，F(xiàn)PGA 進(jìn)入工作狀態(tài)。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA 能夠反復(fù)使用。FPGA的編程無須專用的FPGA編程器，只須

14、用通用的EPROM、 PROM編程器即可。當(dāng)需要修改FPGA功能時，只需換一片EPROM即可。這 樣，同一片F(xiàn)PGA,不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。因此， FPGA 的使用非常靈活。FPGA有多種配置模式：并行主模式為一片 FPGA加一片EPROM的方式；主 從模式可以支持一片PROM編程多片F(xiàn)PGA ;串行模式可以采用串行PROM編 程FPGA;外設(shè)模式可以將FPGA作為微處理器的外設(shè)，由微處理器對其編程。4 設(shè)計(jì)過程4. 1 系統(tǒng)設(shè)計(jì)要求本設(shè)計(jì)的具體要求是：(1)設(shè)計(jì)制作一個可容納四組參賽者的數(shù)字智力搶答器，每組設(shè)置一個搶答按 鈕。(2)電路具有第一搶答信號的鑒別和鎖存功能。在主

15、持人按下復(fù)位按鈕后，若 參加者按搶答開關(guān)，則該組指示燈亮。此時，電路應(yīng)具備自鎖功能，使別組的搶 答開關(guān)不起作用。(3)自鎖后，用八段數(shù)碼管顯示搶答者的序號，同時揚(yáng)聲器發(fā)出“嘟嘟”并且 持續(xù)3秒。(4)設(shè)置計(jì)分電路。 每組在開始時預(yù)置成6,搶答后由主持人計(jì)分，答對一次 加1,否則減1分。4. 2系統(tǒng)設(shè)計(jì)方案根據(jù)系統(tǒng)設(shè)計(jì)要求可知，系統(tǒng)的輸入信號有：各組的搶答按鈕1、2、3、4,系統(tǒng)清零信號CLR系統(tǒng)時鐘信號CLK計(jì)分復(fù)位端RST加分按鈕端ADD 計(jì)時預(yù)置控制端LDN計(jì)時使能端EN計(jì)時預(yù)置數(shù)據(jù)調(diào)整按鈕 TA TB;系統(tǒng)的 輸出信號有：四個組搶答成功與否的指示燈控制信號輸出口LEDA LEDB LED

16、CLEDD四個組搶答時的計(jì)時數(shù)碼顯示控制信號若干， 搶答成功組別顯示的控制信 號若干，各組計(jì)分動態(tài)顯示的控制信號若干。 本系統(tǒng)應(yīng)具有的功能有：第一搶答 信號的鑒別和鎖存功能；數(shù)碼管顯示；計(jì)分控制。根據(jù)以上的分析，我們可將整個系統(tǒng)分為四個主要模塊：搶答鑒別模計(jì)分顯示模塊（由于板大小限制，只顯示兩組）pcbEPIC3T144C8接口原理圖系統(tǒng)的工作原理如下：當(dāng)主持人按下使能端EN時，搶答器開始工作，1、2、3、4四位搶答者誰最先搶答成功則此選手的臺號燈（LED1LED4將點(diǎn)亮，并且主持人前的組別顯示數(shù)碼管講顯示出搶答成功者的臺號；接下來主持人提問，若回答正確，主持人按 加分按鈕，搶答積分模塊將給對

17、應(yīng)的組加分，并將組的總分顯示在對應(yīng)的選手計(jì) 分?jǐn)?shù)碼管上。在此過程中。完成第一輪搶答后，主持人清零，接著重新開始，步 驟如上。4. 3 主要VHDL®程序moduleYangLu(clk,inputEn,inputL1,inputL2,inputL3,inputL4,Sig1,Sig2,Sig3,Sig4,Led,Buzz er)；/ 一開始時聲明有哪些端口/輸入口 input clk,inputEn,inputL1,inputL2,inputL3,inputL4;/輸出口output Sig1,Sig2,Sig3,Sig4;output 0:7Led;output Buzzer;/在

18、輸出口配置個寄存器，以便運(yùn)算reg Sig1=1'b1,Sig2=1'b1,Sig3=1'b1,Sig4=1'b1;reg 0:7Led;reg Buzzer;/配置寄存器，EnFlat是表明開始搶答的標(biāo)志位reg EnFlat=1'b0;/BuClk是蜂鳴器的標(biāo)志位reg BuClk=1'b0;/BuL是做蜂鳴器的延時用reg 0:7BuL=8'd0;always (posedge clk)/甫捉時鐘 begin/初始化各按鍵并開始搶答if(inputEn=1'b0) begin/初始化各個標(biāo)志位和參數(shù)EnFlat=1'

19、b1;/各個按鍵對應(yīng)的LED控制端Sig1=1'b1;Sig2=1'b1;Sig3=1'b1;Sig4=1'b1;/靜態(tài)數(shù)碼管的控制端，有8位 Led=8'b11111111;BuClk=1'b0;/蜂鳴器的控制管腳，低電平為發(fā)聲音 Buzzer=1'b1;end/開始搶答if(EnFlat=1'b1) begin/如果按鍵1按下 if(inputL1=1'b0) begin/禁止其他選手搶答 EnFlat=1'b0;/對應(yīng)的LED點(diǎn)亮 Sig1=1'b0;'1'/靜態(tài)數(shù)碼管顯示序號 Led

20、=8'b01101111;/指示蜂鳴器發(fā)聲BuClk=1'b1;end /如果按鍵2按下 else if(inputL2=1'b0) begin/禁止其他選手搶答 EnFlat=1'b0;Sig2=1'b0;Led=8'b00011010;BuClk=1'b1;end /如果按鍵3按下 else if(inputL3=1'b0) begin/禁止其他選手搶答 EnFlat=1'b0;Sig3=1'b0;Led=8'b01001010;BuClk=1'b1;end /如果按鍵4按下 else if(i

21、nputL4=1'b0) begin/禁止其他選手搶答EnFlat=1'b0;Sig4=1'b0;Led=8'b01101001;BuClk=1'b1;endend/當(dāng)蜂鳴器標(biāo)志位置1時/進(jìn)入此蜂鳴器處理程序if(BuClk=1'b1) begin/蜂鳴器發(fā)聲Buzzer=1'b0;/延時變量加1BuL = BuL + 8'd1;/當(dāng)?shù)竭_(dá)延時的時間時關(guān)掉蜂鳴器 if(BuL=8'd255)begin/延時變量復(fù)位BuL=8'd0;/蜂鳴器標(biāo)志位復(fù)位 BuClk=1'b0;/蜂鳴器停掉 Buzzer=1

22、9;b1;endendend endmodule5靜態(tài)調(diào)試靜態(tài)調(diào)試是在不加電壓即電路不工作的情況下進(jìn)行的測試。參照所畫的PCB圖，主要檢查電路板是否完好。 該導(dǎo)通是否已導(dǎo)通， 無短路現(xiàn)象，檢查元器件是否使用正確， 檢查焊點(diǎn) 是否有虛焊。檢查無誤后，方可加電使其工作。6總結(jié)本次實(shí)訓(xùn)為期兩周，分組選題。由于種種原因，我們兩個人選擇了3個人一組的題目。確定下題目后，首先就是方案的確定。經(jīng)過老師的輔導(dǎo)、同學(xué)的幫助、 翻閱相關(guān)資料，綜合各方面的考慮，最后確定用FPG酥實(shí)現(xiàn)電子搶答器的功能。 FPG所先要有最主要的芯片，感謝童有為老師提供的EPIC3T144C8芯片和接口 電路模塊，這是本次實(shí)訓(xùn)的基礎(chǔ)。但

23、是要了解EPIC3T144C8芯片的構(gòu)造，需要查看大量的英文資料，我并沒有氣餒，一個管腳一個管腳的對比，終于弄清楚了 實(shí)現(xiàn)功能的大體思路。然后就是學(xué)習(xí) Verilog HDL語言，雖然以前學(xué)過，但是時 間比較久了，差不多都忘了，用了幾天時間熟悉了Verilog HDL源程序的編寫。最后是硬件的調(diào)試，這是個漫長的過程，EP1C3T144C8芯片的接口也非常的繁雜，最后我堅(jiān)持了下來。通過這次實(shí)訓(xùn)I,我對Verilog HDL有了深入的認(rèn)識。同時也對EDAT生了更 加濃厚的興趣。本次實(shí)訓(xùn)，也檢驗(yàn)了自己的能力，加強(qiáng)了邏輯思維的能力，不過 我也發(fā)現(xiàn)了自身存在的一些問題，比如在 protel軟件的應(yīng)用上還

24、有很多不成熟 不理解的地方，但是相信在以后的學(xué)習(xí)生活中我可以很好的與予改正，取得更好的成績，也希望日后老師能不厭其煩的指導(dǎo)我，給予我更大的支持。謝辭本論文設(shè)計(jì)在各位老師的悉心指導(dǎo)和嚴(yán)格要求下業(yè)已完成， 從選題到具體的 實(shí)訓(xùn)和寫作過程，無不凝聚著老師們的心血和汗水。在我實(shí)訓(xùn)期間，老師為我提 供了種種專業(yè)知識上的指導(dǎo)和一些富于創(chuàng)造性的建議，老師們嚴(yán)謹(jǐn)求實(shí)的態(tài)度使 我深受感動，沒有這樣的幫助和關(guān)懷和熏陶，我不會這么順利的完成實(shí)訓(xùn)任務(wù)。在此向老師們表示深深的感謝和崇高的敬意！這次實(shí)訓(xùn)還要感謝黃鐘鳴同學(xué)的熱情幫助，是他讓我在短時間內(nèi)熟悉了 Verilog HDL源程序的編寫。在硬件調(diào)試階段，也有很多同學(xué)

25、給予了幫助，在此 謝謝你們了。我還要借此機(jī)會向給予我諸多教誨和幫助的各位老師表示由衷的謝意，感 謝他們的辛勤栽培。不積陛步何以至千里，各位任課老師認(rèn)真負(fù)責(zé)，在他們的悉 心幫助和支持下，我能夠很好的掌握和運(yùn)用專業(yè)知識， 并在實(shí)訓(xùn)中得以體現(xiàn)，順 利完成實(shí)訓(xùn)任務(wù)。同時，在論文寫作過程中，我還參考了有關(guān)的書籍和論文，在這里一并向 有關(guān)的作者表示謝意。我還要感謝同組的各位同學(xué)以及我的各位室友，在這段時間里，你們給了 我很多的啟發(fā)，提出了很多寶貴的意見，對于你們幫助和支持，在此我表示深深 地感謝！參考文獻(xiàn)1 譚會生，張昌凡.EDA技術(shù)及應(yīng)用.第二版.西安電子科技大學(xué)出版社，2009 2 李大社，基于Qua

26、rtus II的FPGA/CPL改計(jì)實(shí)例精解，電子工業(yè)出版社 ， 20103 李國洪，胡輝，沈明山.EDA技術(shù)與實(shí)驗(yàn).機(jī)械工業(yè)出版社，20094 西勒提(MichaelD.Ciletti) , Verilog HDL 高級數(shù)字設(shè)計(jì)，電子工業(yè) 出版社，20105 劉建清.從零開始學(xué)CPLDffi Verilog.HDL編程技術(shù)，國防工業(yè)出版社，20076 巴斯克，夏宇聞，甘偉 譯.VERILOG HDL入門，北京航空航天大學(xué)，20107王港元等,電子技能基礎(chǔ)(第二版)，四川大學(xué)出版社,2001同ode MameDirectEnLocation冷 BankWef Group30 Standard1

27、3 皿£建,ugtP!N_I13.3-vLvm CdefsJt)2® Led(JOutputPIN.SS1E1J<23.3羯 LVTTL Cdrfadt)31> LedtlOutputP!N_31- 3.3-V LVm (deladt)4«!> 悶囪OutputP|N_51B 1_NO3.3-V LVTTL Cdeladt)53bed 口OutputPIN_71& _KP3.3T LVTR fdefsJt)6O Led OutputPIN.ll1E1J111.3-V LVTTL fdrfaJt)7Led OutputPIN_271f3,3

28、-V LVTTL (defadt)S悶胤OuEputP|N_311B1JM23,3-V LVTTl (delaiJt)93 bedPOulputPIN_331j. 3-¥ Lvm CdefaJt)10& SgLPgl.lE3E3_N03.3-V LVTH 陋11一 卬11Tli e+pm_iosB3_T413.型Y LVTTL (defadt)12 如3WP|N_103e 三433T LVTRdeMt)133 %產(chǎn)OutputPIN_993.3-VLVTTL CdefisJt)E> dkInputiB1J粗 1.3-V LVTTL 出Efauit)153 inpuiEn

29、Inputpm_7733.3LVTH CdE<aJt)IE2 inpMUInputP|i_973Y：3,3-*LVTTLtdeft)17i inputL?Irputpm_as3E- <(defisJt)IB3 inputLlInputPIN.833EZ /.Zj.3-VLVm CdEfsdt)1$ inpu1L4InputE = J.3.3LVTTL CdElaJt)四附 nce>>module YangLu(clk,inputEn,inputL1,inputL2,inputL3,inputL4,Sig1,Sig2,Sig3,Sig4,Led,Buzzer);input clk,input