通過EDA設(shè)計工具了解FPGA的設(shè)計流程

1、通過eda設(shè)計工具了解fpga的設(shè)計流程 對于初學(xué)者而言,的設(shè)計流程是否顯的又臭又長呢?呵呵,假如真的有這樣的感覺,沒有關(guān)系,下面我就通過對軟件的用法來了解fpga的設(shè)計流程。1)用法synplify pro對硬件描述語言編譯并生成netlist綜合前要注重對器件的挑選，辦法是在projectimplementation option中對要下載的器件和網(wǎng)表的生成狀況舉行挑選。綜合后的網(wǎng)表有兩種： rtl級網(wǎng)表和門級網(wǎng)表（gate netlist），通過對網(wǎng)表的分析可以對設(shè)計的實現(xiàn)方式有初步的了解，并分析其中的錯誤和不合理的地方，另外還可以對關(guān)鍵路徑的delay和slack舉行分析。用法synp

2、lify pro要先新建工程，注重修改工作名目，然后添加所要編譯的文件，要注重top文件要最后一個添加，這樣才可以保證生成的文件是以top文件來命名的2)用法modelsim舉行功能導(dǎo)入源程序和testbench舉行仿真，并保存波形文件（.wlf）3)用法quartus按照netlist舉行布線，并舉行時序分析在用法quartus前要做一些須要的設(shè)置，在assignmentseda tools setting中的simulation中挑選modelsim，并挑選選項run this tools automatically after compilation。假如沒有提前做這些設(shè)置，可以quar

3、tus做完編譯布線后，做同樣的設(shè)置，然后運行 netlist writer和eda simulation tool在用法synplify pro得到愜意的netlist后，可以在synplify pro中通過option quartus挺直調(diào)用quartus，quartus對synplify pro生成的.vqm文件舉行編譯，布線。然后按照設(shè)計要求舉行時序分析和引腳調(diào)節(jié)。4)用法modelsim舉行布線后仿真因為quartus提前做了設(shè)置，因此在編譯布線完成后，會在工作名目下生成modelsim仿真所需要的文件和庫（modelsim_work），在modelsim中將產(chǎn)生的文件和庫所在的文件夾

4、設(shè)置為當(dāng)前名目，modelsim_work庫會自動導(dǎo)入，新建工程會提醒所用法的modelsim.ini文件，應(yīng)用法quartus生成的，然后導(dǎo)入文件（包括testbench），舉行編譯，仿真的時候在library中添加modelsim_work庫，在sdf選項中可以添加quartus生成的延遲信息文件.sdo，注重作用域的挑選，假如testbench中調(diào)用被測試模塊的語句是send3a tb，那么作用域應(yīng)當(dāng)寫tb，在option挑選中可以挑選是否看代碼籠罩率。另外，還可以將布線后的仿真結(jié)果與功能仿真的結(jié)果舉行對照。下圖就是小型soc中send3a模塊前后仿真的對照圖通過eda設(shè)計工具了解fpga的設(shè)計流程從圖中可以看出，除了有一定的延遲外，輸出波形不變。5)將quartus的波形轉(zhuǎn)化成testbench的辦法：畫好波形后，通過fileexport可以將波形輸出到quatus的工作名目，verilog語言擴(kuò)展名為.vt，修改為.v后可以在modelsim中用法，需要解釋的是假如波形中包括輸出端口的話，輸出的testbench包含三個模塊，普通狀況下，只需將輸入波形畫好后，輸出到testbench就事實上,我們可以看出,囫圇過程實際就是: 代碼編寫-功能仿真-綜合-布局,布線-門級仿真-下載-板子調(diào)試這樣一看,本來hdl設(shè)計流程其實也很明白和容易.不是嗎?延長閱讀：從硬件角