VerilogHDL復(fù)習(xí)題與答案

1、WORD格式VerilogHDL 硬件描述語言復(fù)習(xí)1. VerilogHDL 是在哪一年首次被 IEEE 標(biāo)準(zhǔn)化的？答： VerilogHDL 是在 1995 年首次被 IEEE 標(biāo)準(zhǔn)化的。2. VerilogHDL 支持哪三種基本描述方式？答： VerilogHDL 可采用三種不同方式或混合方式對設(shè)計(jì)建模。這些方式包括：行為描述方式使用過程 化結(jié)構(gòu)建模；數(shù)據(jù)流方式使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式使用門和模塊實(shí)例語句描述 建模3. VerilogHDL 是由哪個公司最先開發(fā)的？答： VerilogHDL 是由 GatewayDesignAutomation 公司最先開發(fā)的4. Verilo

2、gHDL 中的兩類主要數(shù)據(jù)類型什么？ 答：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。線網(wǎng)類型表示構(gòu)件間的物理連線，而寄存器類型表示 抽象的數(shù)據(jù)存儲元件。5. UDP代表什么？答： UDP代表用戶定義原語6. 寫出兩個開關(guān)級基本門的名稱。答： pmosnmos7. 寫出兩個基本邏輯門的名稱。答：andor8. 在數(shù)據(jù)流描述方式中使用什么語句描述一個設(shè)計(jì)？ 答：設(shè)計(jì)的數(shù)據(jù)流行為使用連續(xù)賦值語句進(jìn)行描述9. 采用結(jié)構(gòu)描述方式描述 1 位全加器。答：modulefull_add(a,b,cin,s,co);inputa,b,cin;outputs,co; wireS1,T1,T2,T3;xorX1(S1,a,b)

3、, X2(s,S1,cin);andA1(T3,a,b),A2(T2,b,cin),A3(T1,a,cin);or O1(co,T1,T2,T3);endmodule10. initial 語句與 always 語句的關(guān)鍵區(qū)別是什么？答： 1)initial 語句：此語句只執(zhí)行一次。2) always 語句：此語句總是循環(huán)執(zhí)行 , 或者說此語句重復(fù)執(zhí)行。11. 采用數(shù)據(jù)流方式描述 2-4 譯碼器。 答：'timescale1ns/ns moduleDecoder2 × 4(A,B,EN,Z);inputA,B,EN;output0:3Z;wireabar,Bbar;assig

4、n#1Abar=A;assign#1Bbar=B;assign#2Z0=(Abar&Bbar&EN);assign#2Z1=(Abar&B&EN);assign#2Z2=(A&Bbar&EN);assign#2Z3=(A&B&EN);endmodule12. 找出下面連續(xù)賦值語句的錯誤。assignReset=#2SelWriteBus;答：不符合連續(xù)賦值語句的語法，應(yīng)該為 :assign#2Reset=WriteBus;1. 下列標(biāo)識符哪些合法，哪些非法？COunT,1_2Many,*1,Real?,wait, Initial答

5、： COunT合法， 1_2Many非法， *1 ， Real?非法， wait合法， Initial 合法2. 在 VerilogHDL 中是否有布爾類型？答：沒有3. 如果線網(wǎng)類型變量說明后未賦值，其缺省值為多少？答： z4. VerilogHDL 允許沒有顯式說明的線網(wǎng)類型。如果是這樣，怎樣決定線網(wǎng)類型？答：在 VerilogHDL 中，有可能不必聲明某種線網(wǎng)類型。在這樣的情況下，缺省線網(wǎng)類型為 1 位線網(wǎng)。5. 下面的說明錯在哪里？i nteger0:3Ripple;答：應(yīng)該是 integerRipple0:36. VerilogHDL 有哪幾大類數(shù)據(jù)類型？答： veriloghdl

6、有兩大類數(shù)據(jù)類型 : 線網(wǎng)類型和寄存器類型。7. VerilogHDL 有哪幾種寄存器類型？ 答：有五種不同的寄存器類型：reg 、integer 、 time 、real 、 realtime。三、1. 假定長度為 64 個字的存儲器 , 每個字 8 位，編寫 Verilog 代碼，按逆序交換存儲器的內(nèi)容。即將第0 個字與第63 個字交換，第 1 個字與第 62 個字交換，依此類推。答：reg7:0mem63:0;integeri=0;reg7:0temp;while(i<32)begin temp=memi;memi=mem63-i; mem63-i=temp;i=i+1;end11

7、 位到第 20 位的歸約與非。Abus0:922. 假定 32 位總線 Address_Bus, 編寫一個表達(dá)式，計(jì)算從第答： &addressBus20:113. 假定一條總線 Control_Bus15:0 ，編寫賦值語句將總線分為兩條總線： 和 Bbus6:1 。答： Abus=ControlBus9:0;Bbus=ControlBus15:10;4. 編寫一個表達(dá)式，執(zhí)行算術(shù)移位，將 Qparity 中包含的 8 位有符號數(shù)算術(shù)移位。答： Qparity7-i:0,Qparity7:8-i/ 左移， i 表示移的位數(shù) Qparityi-1:0,Qparity7:i/右移， i

8、表示移的位數(shù)5. 使用條件操作符 , 編寫賦值語句選擇 NextState 的值。如果 CurrentState 的值為 RESET,那么 NextState 的值為 GO； 如果 CurrentState 的值為 GO，則 NextState 的值為 BUSY；如果 CurrentState 的值為 BUSY；則 NextState 的值為 RESET。答： NextState=(CurrentState=RESET)?Go:(CurrentState=Go?BUSY:RESET)6. 如何從標(biāo)量變量 A，B，C和 D 中產(chǎn)生總線 BusQ0:3? 如何從兩條總線 BusA0:3 和 Bus

9、Y20:15 形成新的總線 BusR10:1?答： BusQ3:0=D,C,B,ABusR10:1=BusY20:15,BusA3:0四、1、VeriligHDL 提供的內(nèi)置基本門分為哪幾類？ 1）多輸入門、 2）多輸出門、 3） 三態(tài)門2、多輸入門與多輸出門的區(qū)別在哪里？1 個或多個輸入第一個端口是輸出，其它端口是答：多輸入門： andnandnororxorxnor 這些邏輯門只有單個輸出， 輸入最后的端口是輸入端口，5)MOS開關(guān) 6) 雙向開關(guān)Abus0:2 和 Bbus4:1多輸出門有 :buf ， not 這些門都只有單個輸入，一個或多個輸出 其余的所有端口為輸出端口。3、Veri

10、logHDL 內(nèi)置的 mos開關(guān)門有哪些？答： cmos,nmos,pmos,rcmos,rnmos,rpmos4 、門時延值的 組成有哪幾個值？答： 1）上升時延2） 下降時延3） 關(guān)斷時延5. VeriligHDL 提供的內(nèi)置基本門分為哪幾類？答： 1）多輸入門 2）多輸出門 3）三態(tài)門 4） 上拉、下拉電阻6. 假定一條總線 Control_Bus7:0 ，編寫賦值語句將總線分為兩條總線： 答： Abus=ControlBus2:0;Bbus=ControlBus15:12;3位7. 編寫一個表達(dá)式，執(zhí)行算術(shù)移位，將 Qparity 中包含的 8 位有符號數(shù)算術(shù)左移 答： Qparity

11、4:0,Qparity7:58. 要求采用數(shù)據(jù)流方式設(shè)計(jì)一個半加器，寫出完整的 VeriligHDL 設(shè)計(jì)模塊。答：modulehalf_add(Sum,Cout,A,B);inputA,B; outputSum,Cout; assignSum=AB; assignCout=A&B; endmodule五、1、操作符有按操作數(shù)個數(shù)分為 3 種類型，其中三目操作符有2 個操作符和3 個操作數(shù)。2、關(guān)鍵字全是小 寫，標(biāo)識符的首字符必須是字母或 下劃線3、數(shù)字 A=5'b011?的？表示z。設(shè) B=5'b101x1,C=5'b01x11, 則操作運(yùn)算 F=B+C的結(jié)果

12、F= 5'bxxxxx 。4、VerilogHDL 中保存字符串“ Hello ”需要 5 位。5、聲明 reg7:0data4:0表示 5 個 8 位的存儲單元。6、moduletest(q,clk,crt);outputq;regq;Inputclk,crt;always(posedgeclk)beginif(crt=1)q=q;endendmodule7、數(shù)據(jù)流建模的主要語法結(jié)構(gòu)是assign LHS_target=RHS_expression; 語句，采用 assign 關(guān)鍵字開始。隱式連續(xù)賦值延遲和8、線網(wǎng)賦值延遲可以通過 普通賦值 延遲， 網(wǎng)聲明 延遲三種方法來實(shí)現(xiàn)。9、模

13、型引用時，要指定實(shí)例名，但硬件 和 用戶定義原語例外10、語句 assign#(2:3:4,5:6:7)port(out,clk,in)中的典型關(guān)斷延遲是4，最大關(guān)斷延時是7。11、 VerilogHDL 語言可以從四個不同的抽象層次描述電路，這四層是 寄存器傳送級 、 算法級開關(guān)級 、 門級12、結(jié)構(gòu)化建模的主要語句是六、 1門級建模的類型有： （ A）or 和 AND （C）and和 or（D）A、B、2 VerilogHDL 使用的是邏輯是： （A）二值邏輯 輯（ D）八種強(qiáng)度3不屬于寄存器類型的是：（A） integer（B）reg（C）wand （D）time 4 VerilogHD

14、L 語言中，標(biāo)識符的作用范圍是： （ A）本模塊（ B）外部模塊（ C）所有模塊（D）全局模塊5具有多個輸出端口的門是： （ A） and （ C） nor內(nèi)置門原語戶定義原語B） OR和 andC都正確B）四值邏輯B）C）C）A）C）三值邏B)orD)notD）七、1、語句內(nèi)部時延與語句前時延效果是否一樣？ 答：不一樣2、當(dāng)時延表達(dá)式為負(fù)數(shù)時，時延值是如何處理得到？ 答：取絕對值3、VeriligHDL 有幾種循環(huán)語句？分別采用關(guān)鍵字是什么？ 答：總共有四種循環(huán)語句，分別采用 forever 、repeat 、 while 、 for 八、專業(yè)資料整理WORD格式1 VerilogHDL 語

15、言和 C語言的結(jié)構(gòu)化語句有何不同？答 :1.VerilogHDL 是在 C 語言的基礎(chǔ)上發(fā)展起來的，保留了 C 語言的結(jié)構(gòu)特點(diǎn)。 2.C 語言由函數(shù)組成， Verilog 由模塊 (module) 組成 3.C 語言通過函數(shù)名及其端口變量實(shí)現(xiàn)調(diào)用， Verilog 也通過模塊名和端口變量實(shí)現(xiàn)調(diào)用 4.C 語 言有主函數(shù) main() ， Verilog 的個 module 均等價(jià)，但必有一個頂層模塊，包含芯片系統(tǒng)與外界的所有 I/O 信號 5.C 語言是順序執(zhí)行，而 Verilog 的所有 module 均并發(fā)執(zhí)行 6.C 語言與 Verilog 語法相似。2、VerilogHDL 語言的操作

16、符類型有哪些？其數(shù)據(jù)流建模采用什么來描述設(shè)計(jì)嗎？ 答：算術(shù)、邏輯、關(guān)系、等價(jià)、按位、縮減、移位、拼接、條件數(shù)據(jù)流建模采用算術(shù)與邏輯來描述設(shè)計(jì)3、VerilogHDL 語言的優(yōu)點(diǎn)是什么？答： VerilogHDL 語言的優(yōu)勢 : 由于它在其門級描述的底層 , 也就是晶體管開關(guān)的描述方面比 VHDL等各種其它 的 HDL 語言有更強(qiáng)的功能。所以在復(fù)雜數(shù)字邏輯電路和系統(tǒng)的設(shè)計(jì)仿真時更有 優(yōu)勢；描述的設(shè)計(jì)思想、電路結(jié)構(gòu)和邏輯關(guān)系清晰明了 , 并且設(shè)計(jì)語言簡練、易學(xué)易用；其模塊化 分層結(jié)構(gòu)在大規(guī)模設(shè)計(jì)時更能體現(xiàn)出優(yōu)勢。因此可以看出， VerilogHDL 語言在 EDA設(shè)計(jì)中相對 與其他的各種硬件描述語言更有優(yōu)勢。4、下列例子中， b,c,d 的最終值分別是什么？ initial beginb=1' b1;c=1 ' b0;#10b=1'b0;endinitialbegind=#25b|c;end答 :b=1'b0 、 c=1'b0 、 d=1'b05一位全減器模