基于PC機(jī)的模擬信號發(fā)生器的設(shè)計

1、基于pc機(jī)的模擬信號發(fā)生器的設(shè)計在實際研發(fā)各種控制器、等涉及到數(shù)據(jù)采集的儀器的時候，對這些產(chǎn)品舉行性能測試是必不行少的。購買專用的不但價格昂貴，而且可擴(kuò)展性能較差；把研發(fā)的產(chǎn)品放到實際工作環(huán)境，不但不便于調(diào)試，而且無數(shù)工業(yè)現(xiàn)場也不允許。考慮到pc機(jī)的普及程度，可以利用現(xiàn)有的資源來設(shè)計一個模擬信號發(fā)生器，同時運(yùn)用舉行控制，可以便利的實現(xiàn)電路擴(kuò)展。2 模擬信號發(fā)生器設(shè)計與實現(xiàn)21 設(shè)計思想在pc機(jī)上產(chǎn)生波形信號通過2.0接口傳入usb接收模塊。usb接收模塊將接收到的波形信號傳輸給cpld。因為8580是16位串行輸入的da轉(zhuǎn)換器，cpld需要對波形信號的數(shù)據(jù)格式舉行并行到串行的轉(zhuǎn)換。dac858

2、0對從cpld傳輸過來的串行數(shù)據(jù)舉行da轉(zhuǎn)換，輸出所需的模擬信號。模擬信號發(fā)生器整體框圖一所示。圖一 整體框圖22 基于cpld的數(shù)據(jù)并串行轉(zhuǎn)換dac8580是串行輸入的da轉(zhuǎn)換器，而從usb模塊中傳出的是并行數(shù)據(jù)，所以需要在cpld中舉行數(shù)據(jù)的并串行轉(zhuǎn)換。數(shù)據(jù)轉(zhuǎn)換器的工作原理圖二所示，其中txd7:0是并行數(shù)據(jù)輸入信號，tclk是數(shù)據(jù)轉(zhuǎn)換器的時鐘信號，reset是數(shù)據(jù)轉(zhuǎn)換器控制模塊內(nèi)部復(fù)位信號，mwdsl是電平敏感鎖存器使能信號，trst是一位鎖存器模塊復(fù)位信號，txdata是串行數(shù)據(jù)輸出信號。當(dāng)數(shù)據(jù)轉(zhuǎn)換器開頭工作的時候，電平敏感鎖存器使能信號（mwdsl）有效，并行數(shù)據(jù)被送入鎖存器，之后，

3、控制模塊產(chǎn)生并入串出移位寄存器裝入信號（stld），以在時鐘信號（tclk）的作用下，將并行數(shù)據(jù)裝入并入串出移位寄存器，然后，控制模塊再產(chǎn)生并入串出移位寄存器移位信號（stld），并在時鐘信號（tclk）的作用下，將并行數(shù)據(jù)移出。圖二 數(shù)據(jù)并串行轉(zhuǎn)換器工作原理圖本設(shè)計中采納的cpld（flex epf10k20rc240）來實現(xiàn)數(shù)據(jù)轉(zhuǎn)換器的硬件電路功能，并用 軟件舉行源文件設(shè)計。在電路頂層，我們采納原理圖和結(jié)構(gòu)圖的形式舉行數(shù)據(jù)轉(zhuǎn)換器的整體框架設(shè)計。quartus 為實現(xiàn)不同的規(guī)律功能提供了大量的基本單元符號和宏功能模塊，這些符號與模塊的管腳定義與功能普通都是默認(rèn)的，而在結(jié)構(gòu)圖輸入方式中，我們可

4、以按照自行定義模塊的管腳與功能。結(jié)構(gòu)圖定義的模塊上只是一些自行定義的方框和管腳符號, 沒有涉及其內(nèi)部詳細(xì)規(guī)律, 因而這種模塊稱之為頂層模塊。頂層模塊的內(nèi)部詳細(xì)規(guī)律可以通過硬件描述語言來編寫，也可以通過底層模塊來改善和支持頂層模塊。底層模塊是與頂層模塊相對的概念，一個源文件可以包容多級模塊，但是最底層的模塊必定是一種由各種門和觸發(fā)器等基本規(guī)律器件組成的基本原理圖或者是用硬件描述語言描述的電路規(guī)律,可以說它是頂層原理圖的內(nèi)核所在。電平敏感鎖存器、一位鎖存器模塊以及控制模塊部分調(diào)用系統(tǒng)庫內(nèi)的宏模塊, 由于這一部分硬件電路已很成熟, 而且并不是很復(fù)雜。并入串出移位寄存器采納結(jié)構(gòu)圖方式輸入，其內(nèi)部詳細(xì)規(guī)

5、律通過硬件描述語言來實現(xiàn)，其vhdl 源文件如下:library ieee;use ieee.std_logic_1164.all;entity parrial isport(stld : in std_logic;clk : in std_logic;q1 : in std_logic;q2 : in std_logic;q3 : in std_logic;q4 : in std_logic;q5 : in std_logic;q6 : in std_logic;q7 : in std_logic;q8 : in std_logic;shiftout : out std_logic);end

6、 parrial;architecture parrial_architecture of parrial issignal latch : std_logic_vector (7 downto 0) ;beginprocess (clk,stld,q1 ,q2 ,q3,q4 ,q5 ,q6 ,q7,q8)beginif (clkevent and clk=1) thenif (stld =1) thenlatch(7) = q8;latch(6) = q7;latch(5) = q6;latch(4) = q5;latch(3) = q4;latch(2) = q3;latch(1) = q

7、2;latch(0) = q1;elselatch(0) = latch(1) ;latch(1) = latch(2) ;latch(2) = latch(3) ;latch(3) = latch(4) ;latch(4) = latch(5) ;latch(5) = latch(6) ;latch(6) = latch(7) ;latch(7) = 1;end if ;end if ;end process;shiftout=latch(0);end parrial_architecture;通過調(diào)試、編譯，最后得出結(jié)果，接收的并行數(shù)據(jù)為：d0=1，d10，d21，d30，d40，d51，

8、d61，d70，仿真圖三所示。圖三 數(shù)據(jù)轉(zhuǎn)換器仿真圖23 基于cpld的da轉(zhuǎn)換dac8580是16位串行輸入、輸出，高速低噪聲da轉(zhuǎn)換器，可以實現(xiàn)216倍內(nèi)部插值。最高數(shù)據(jù)更新率為16msps。其內(nèi)部規(guī)律電路四所示。圖四 dac8580內(nèi)部規(guī)律電路dac8580通過3條信號線與cpld舉行通信，這3跟信號線分離是：fsync（字節(jié)時鐘信號）、slck（位時鐘信號）、sdin（串行數(shù)據(jù)輸入）。輸入數(shù)據(jù)在sclk的升高沿被鎖存在輸入移位寄存器中（最高有效位最先輸入），fsync的下降沿將最后一次接收到的一個16位的輸入數(shù)據(jù)（被認(rèn)證為有效的數(shù)據(jù)）從移位寄存器鎖存到臨時存儲器。臨時存儲器可以通過管腳

9、控制來挑選銜接到數(shù)字或者銜接到dac鎖存器。在fsync的下降沿后的其次個sclk的升高沿，數(shù)據(jù)被轉(zhuǎn)移到dac鎖存器（數(shù)字濾波器關(guān)閉），或是轉(zhuǎn)移到數(shù)字濾波器（數(shù)字濾波器開啟）。數(shù)字濾波器的工作也需要一個持續(xù)的sclk信號。cpld通過控制osr2、osr1、bpb、rstb四個管腳的信號值，可以實現(xiàn)對dac8580中的數(shù)字濾波器的設(shè)置。可以通過在cpld中集成一個case結(jié)構(gòu)來實現(xiàn)多頻率的da轉(zhuǎn)換，串行數(shù)據(jù)輸入頻率與經(jīng)過dac內(nèi)部數(shù)字濾波器插值后的數(shù)據(jù)頻率關(guān)系五所示。圖五 插值后數(shù)據(jù)頻率與輸入頻率的關(guān)系圖3 結(jié)束語本文利用cpld的規(guī)律控制技術(shù)和dac8580高效的da轉(zhuǎn)換能力，完成了對pc機(jī)內(nèi)產(chǎn)生的數(shù)字