第四章 組合邏輯模塊及其應用

1、第四章 組合邏輯模塊及其應用4.1 基本要求1. 熟練掌握譯碼器、編碼器、數(shù)據(jù)選擇器、數(shù)值比較器的邏輯功能及常用中規(guī)模集成電路的應用。2. 熟練掌握半加器、全加器的邏輯功能，設計方法。3. 正確理解以下基本概念：編碼、譯碼、組合邏輯電路、時序邏輯電路。4.2 習題4.1 試用與非門設計一個譯碼器。譯碼器的輸入是5進制計數(shù)器的輸出Q3、Q2、Q1，譯碼器的輸出為W0W3，其真值表如表題4.1所示。表題4.1輸 入輸 出Q3 Q2 Q1W0 W1 W2 W3 W40 0 00 0 10 1 00 1 11 0 01 0 0 0 00 1 0 0 00 0 1 0 00 0 0 1 00 0 0 0

2、 14.2 試用與非門設計一個譯碼器，譯出對應ABCD=0011、0111、1111狀態(tài)的三個信號，其余13個狀態(tài)為無效狀態(tài)。4.3 圖題4.3是一個三態(tài)門接成的總線電路，試用與非門設計一個最簡的譯碼器，要求譯碼器輸出端L1、L2、L3輪流輸出高電平以控制三態(tài)門，把三組數(shù)據(jù)D1、D2、D3反相后依次送到總線上。4.4 為了使74138譯碼器的第10腳輸出為低電平，請標出各輸入端應置的邏輯電平。4.5 由譯碼器74138和門電路組成的電路如圖題4.5所示，試寫出L1、L2的最簡表達式。4.6 試用譯碼器74138和適當?shù)拈T電路實現(xiàn)邏輯函數(shù)：L=4.7 試用譯碼器74138和適當?shù)拈T電路實現(xiàn)下面多

3、輸出邏輯函數(shù)：（1）（2）（3） 4.8 試用譯碼器7442和適當?shù)拈T電路實現(xiàn)下面多輸出邏輯函數(shù)：（1）L1=m（0，2，4，6，7）（2）L2=m（1，3，4，5，9）&&圖題4.3 圖題4.54.9 應用譯碼器74138設計一個能對32個地址進行譯碼的譯碼系統(tǒng)。4.10 應用74138和其他邏輯門設計一地址譯碼器，要求地址范圍是十六進制003F。 4.11 使用七段集成顯示譯碼器7448和發(fā)光二極管顯示器組成一個7位數(shù)字的譯碼 顯示電路，要求將0099.120顯示成99.12，各片的控制端應如何處理？畫出外部接線圖。 （不考慮小數(shù)點的顯示）4.12 試用4選1數(shù)據(jù)選擇器分別

4、實現(xiàn)下列邏輯函數(shù)：（1）m（0，1，3）（2）m（0，1，5，7）（3）（4）4.13 試用8選1數(shù)據(jù)選擇器74151分別實現(xiàn)下列邏輯函數(shù)：（1）m（0，1，4，5，7）（2）m（0，3，5，8，13，15）4.14 試用8選1數(shù)據(jù)選擇器74151和門電路設計一個四位二進制碼奇偶校驗器。要求當輸入的四位二進制碼中有奇數(shù)個1時，輸出為1，否則為0。4.15 試用2片8選1數(shù)據(jù)選擇器74151擴展成16選1數(shù)據(jù)選擇器，在4位地址輸入選通下，產生一序列信號。 4.16 由譯碼器74138和8選1數(shù)據(jù)選擇器74151組成如圖題4.16所示的邏輯電路。X2X1X0及Z2Z1Z0為兩個三位二進制數(shù)。試分析

5、電路的邏輯功能。圖題4.164.17 試設計一個8位相同數(shù)值比較器，當兩數(shù)相等時，輸出L1，否則L0。4.18 試畫出用三片四位數(shù)值比較器7485組成10位數(shù)值比較器的接線圖。 4.19 試分別用下列方法設計全加器： （1）用與非門； （2）用兩個半加器和一個或門； （3）用譯碼器74138和與非門； （4）用8選1數(shù)據(jù)選擇器74151。4.20 用4位加法器74283實現(xiàn)下列BCD碼轉換： （1）將8421BCD碼轉換成余3碼。（2）將8421BCD碼轉換成5421BCD碼。4.3 解答示例4.3 解：由題目要求，可以采用二進制譯碼器。該譯碼器輸出三個控制信號，要設置三個輸出端，兩個輸入端。

6、輸入與輸出的邏輯關系如表解4.3所示。根據(jù)真值表寫出邏輯表達式，并整理為與非式：，由表達式畫出譯碼器的邏輯電路如圖解4.3所示。表解4.3A1 A0L1 L2 L30 00 11 0 1 0 0 0 1 0 0 0 1 圖解4.3 圖解4.64.6 解：整理邏輯函數(shù)： 譯碼器74138的G1G2AG2B取100時，各輸出函數(shù)為：，若將ABC送入譯碼器的A2A1A0，則有： 根據(jù)以上分析畫出邏輯電路如圖解4.6所示。4.14 解：設四位二進制碼為輸入邏輯變量，校驗結果為輸出邏輯變量。所對應的奇偶校驗器的邏輯關系見表解4.14。表解4.14A B C DL0 0 0 00 0 0 10 0 1 0

7、0 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 0 01 0 0 11 0 1 01 0 1 11 1 0 01 1 0 11 1 1 01 1 1 10110100110010110若由8選1數(shù)據(jù)選擇器74151和門電路實現(xiàn)此邏輯關系，可以將輸入變量A、B、C送入74151的A2、A1、A0端，當ABC從000111取8組值時，L與D的關系參見表解4.14，又知當ABC從000111取8組值時，數(shù)據(jù)選擇器將依次選通D0 D7，據(jù)此可將輸入變量D送入D0、D3、D5、D6，送入D1、D2、D4、D7。電路如圖解4.14所示，它可以完成四位二進制碼的奇偶校驗功能。

8、圖解4.144.15 解：首先將2片8選1數(shù)據(jù)選擇器74151擴展成16選1數(shù)據(jù)選擇器，此選擇器有16條數(shù)據(jù)輸入通道D0 D15。當?shù)刂愤x擇信號A3A2A1A0從00001111取16組值時，數(shù)據(jù)選擇器將依次選通D0 D15，若將依次送入D0 D15，則可以在地址選擇信號控制下，從選擇器的輸出端得到這一序列信號。電路如圖解4.15所示。 圖解4.154.16 解：在圖題4.16所示的邏輯電路中，74138是38線二進制譯碼器，74151是8選1數(shù)據(jù)選擇器。當X2X1X0由000111取8組值時，74138的輸出Y0Y7分別輸出低電平，同時其它各端為高電平，又知當Z2Z1Z0從000111取8組

9、值時，數(shù)據(jù)選擇器將依次選通D0 D7。由此可見，當X2X1X0與Z2Z1Z0相等時，Y=0，當兩者不等時，Y=1。這是一個相同數(shù)值比較器。4.20 解：（1）將8421BCD碼轉換成余3碼的電路如圖解4.20（a）所示。（2）將8421BCD碼轉換成5421BCD碼。設X3X2X1X0和Y3Y2Y1Y0分別為8421BCD碼、5421BCD碼，將8421BCD碼與5421BCD碼作一對比可知，當8421碼4時，兩者相同；當8421碼> 4時， 5421碼=8421碼+3。根據(jù)以上分析設置一控制信號C。為得到最簡表達式，進行卡諾圖化簡，如圖解4.20（b）所示?；喗Y果為： C=X2X1+

10、X2X0+X3要求控制信號C=0時，8421碼+0，控制信號C=1時，8421碼+3，由4位加法器74283和邏輯門實現(xiàn)的轉換電路見圖解4.20（c）。 （a） （b） （c）圖解4.20*討論：典型的組合邏輯電路如：譯碼器、編碼器、數(shù)據(jù)選擇器、數(shù)據(jù)比較器、加法器等，均已形成中規(guī)模集成器件，它們的應用是廣泛的、靈活的。其中，借助數(shù)據(jù)選擇器、譯碼器實現(xiàn)任意組合邏輯函數(shù)的應用，方法簡單，并且所實現(xiàn)的電路集成度高，可靠性高，成本低。是一種尤其受歡迎的用法。4.4 答案4.1 ，根據(jù)以上表達式，可由與非門實現(xiàn)要求的譯碼器（圖略）。 4.2 設ABCD為譯碼器的輸入信號，Y0、Y1、Y2為譯碼器的輸出信

11、號，有：，根據(jù)以上表達式，可由與非門實現(xiàn)要求的譯碼器（圖略）。4.4 為了使74138譯碼器的第10腳輸出為低電平，各輸入端應置的邏輯電平如圖解4.4所示。 圖解4.44.5 ，4.7 ，依據(jù)以上表達式，可由譯碼器74138和門電路來實現(xiàn)多輸出邏輯函數(shù)（圖略）。 4.8 ，依據(jù)以上表達式，可由譯碼器7442和門電路來實現(xiàn)多輸出邏輯函數(shù)（圖略）。4.9 譯碼系統(tǒng)如圖解4.9所示。 圖解4.9 圖解4.104.10 地址譯碼器參見圖解4.10。 4.11 外部接線圖如圖解4.11所示。 圖解4.114.12 用4選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的電路如圖解4.12所示。 圖解4.124.13 用8選1數(shù)據(jù)選擇器實現(xiàn)邏輯函數(shù)的電路如圖解4.13所示。 圖解4.134.17 8位相同數(shù)值比較器如圖解4.17所示。 圖解4.174.18 1