HDL的歷史、現(xiàn)狀與發(fā)展

1、HDL 發(fā)展的歷史、現(xiàn)狀和發(fā)展成員 :岳俊峰 3113032010 于洋 3113030021一、 HDL 簡介HDL(Hardware Description Language, 是一種硬件描述語言。 它是用來描述電子電路 (特 別是數(shù)字電路功能、行為的語言,可以在寄存器傳輸級、行為級、邏輯門級等對數(shù)字電路 系統(tǒng)進(jìn)行描述。 隨著自動化邏輯綜合工具的發(fā)展, 硬件描述語言可以被這些工具識別, 并自 動轉(zhuǎn)換到邏輯門級網(wǎng)表, 使得硬件描述語言可以被用來進(jìn)行電路系統(tǒng)設(shè)計, 并能通過邏輯仿 真的形式驗證電路功能。 設(shè)計完成后,可以使用邏輯綜合工具生成低抽象級別(門級 的網(wǎng) 表(即連線表 。硬件描述語言在

2、很多地方可能和傳統(tǒng)的軟件編程語言類似, 但是最大的區(qū)別是, 前者能 夠?qū)τ谟布娐返臅r序特性進(jìn)行描述。 硬件描述語言是構(gòu)成電子設(shè)計自動化體系的重要部分。 小到簡單的觸發(fā)器,大到復(fù)雜的超大規(guī)模集成電路(如微處理器 ,都可以利用硬件描述語 言來描述。二、 HDL 語言的發(fā)展歷史廣泛應(yīng)用的硬件描述語言主要有:ABEL 語言、 Verilog 語言、和 VHDL 語言, Superlog 語 言、 SystemC 等。其中 Verilog 語言和 VHDL 語言最為流行。下面是幾種語言的發(fā)展歷史。 2.1 VHDL早在 1980年, 因為美國軍事工業(yè)需要描述電子系統(tǒng)的方法, 美國國防部開始進(jìn)行 VHD

3、L 的開發(fā)。 1982年 VHDL 正式誕生。 1987年,由 IEEE (Institute of Electrical and Electro- nics Engineers 將 VHDL 制定為標(biāo)準(zhǔn)。參考手冊為 IEEE VHDL 語言參考手冊標(biāo)準(zhǔn)草案 1076/B版, 于 1987年批準(zhǔn),稱為 IEEE 1076-1987。自 IEEE 公布了 VHDL 的標(biāo)準(zhǔn)版本, IEEE- 1076(簡稱 87版 之后,各 EDA 公司相繼推出了自己的 VHDL 設(shè)計環(huán)境,或宣布自己的設(shè)計工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受,并逐步取代了原有的非標(biāo)準(zhǔn)的 硬件

4、描述語言。應(yīng)當(dāng)注意,起初 VHDL 只是作為系統(tǒng)規(guī)范的一個標(biāo)準(zhǔn),而不是為設(shè)計而制定 的。第二個版本是在 1993年制定的,稱為 VHDL-93,增加了一些新的命令和屬性。2.2 Verilog HDLVerilog HDL是由 GDA(Gateway Design Automation公司的 PhilMoorby 在 1983年末首創(chuàng)的, 最初只設(shè)計了一個仿真與驗證工具,之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 1985年 Moorby 推出它的第三個商用仿真器 Verilog-XL, 獲得了巨大的成功,從而使得 Verilog HDL 迅速得到推廣應(yīng)用。 1989年 CADENCE 公

5、司收購了 GDA 公司, 使得 VerilogHDL 成為了該 公司的獨家專利。 1990年 CADENCE 公司公開發(fā)表了 Verilog HDL,并成立 LVI 組織以促進(jìn) Verilog HDL 成為 IEEE 標(biāo)準(zhǔn),即 IEEE Standard 1364-1995。2.3 ABEL語言ABEL 語言是一種硬件描述語言 (也稱為 ABEL-HDL ,其英文全稱是 Advanced Boolean Equation Language, 中文全稱是先進(jìn)的布爾方程的語言。 ABEL 語言是普遍使用的三種硬件描 述語言的一種(ABEL , VHDL , Verilog ,用它來描述邏輯函數(shù),可

6、方便設(shè)計者使用 PLD (可 編譯邏輯器件來實現(xiàn)函數(shù)功能。ABEL 語言由美國 DATAI/O公司于 19831988年推出的,現(xiàn)在是 Data I/O公司的注冊商標(biāo)。 2.4 Superlog開發(fā)一種新的硬件設(shè)計語言, 總是有些冒險, 而且未必能夠利用原來對硬件開發(fā)的經(jīng)驗。 能不能在原有硬件描述語言的基礎(chǔ)上,結(jié)合高級語言 C 、 C+甚至 Java 等語言的特點,進(jìn)行 擴(kuò)展,達(dá)到一種新的系統(tǒng)級設(shè)計語言標(biāo)準(zhǔn)呢 ?Superlog 就是在這樣的背景下研制開發(fā)的系統(tǒng)級硬件描述語言。 Verilog 語言的首創(chuàng)者 Phil Moorby 和 Peter Flake 等硬件描述語言專家,在一家叫 Co

7、-Design Automation 的 EDA 公司進(jìn)行合作,開始對 Verilog 進(jìn)行擴(kuò)展研究。 1999年, Co-Design 公司發(fā)布了 SUPERLOGTM 系統(tǒng) 設(shè)計語言,同時發(fā)布了兩個開發(fā)工具:SYSTEMSIMTM 和 SYSTEMEXTM 。一個用于系統(tǒng)級開 發(fā),一個用于高級驗證。 2001年, Co-Design 公司向電子產(chǎn)業(yè)標(biāo)準(zhǔn)化組織 Accellera 發(fā)布了 SUPERLOG 擴(kuò)展綜合子集 ESS , 這樣它就可以在今天 Verilog 語言的 RTL 級綜合子集的基礎(chǔ)上, 提供更多級別的硬件綜合抽象級,為各種系統(tǒng)級的 EDA 軟件工具所利用。2.5 Syste

8、mC隨著半導(dǎo)體技術(shù)的迅猛發(fā)展, SoC 已經(jīng)成為當(dāng)今集成電路設(shè)計的發(fā)展方向。 在系統(tǒng)芯片的各 個設(shè)計中,像系統(tǒng)定義、軟硬件劃分、設(shè)計實現(xiàn)等,集成電路設(shè)計界一直在考慮如何滿足 SoC 的設(shè)計要求, 一直在尋找一種能同時實現(xiàn)較高層次的軟件和硬件描述的系統(tǒng)級設(shè)計語言。 SystemC 正是在這種情況下,由 Synopsys 公司和 CoWare 公司積極響應(yīng)目前各方對系統(tǒng) 級設(shè)計語言的需求而合作開發(fā)的。 1999年 9月 27日, 40多家世界著名的 EDA 公司、 IP 公 司、半導(dǎo)體公司和嵌入式軟件公司宣布成立“開放式 SystemC 聯(lián)盟” 。著名公司 Cadence 也 于 2001年加入了

9、 SystemC 聯(lián)盟。 SystemC 從 1999年 9月聯(lián)盟建立初期的 0.9版本開始更新, 從 1.0版到 1.1版,一直到 2001年 10月推出了最新的 2.0版。三、 HDL 發(fā)展?fàn)顩r3.1verilog 語言的發(fā)展與特點Verilog HDL是一種硬件描述語言, 用于從算法級、 門級到開關(guān)級的多種抽象設(shè)計層次的 數(shù)字系統(tǒng)建模。 被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之 間。數(shù)字系統(tǒng)能夠按層次描述,并可在相同描述中顯式地進(jìn)行時序建模。Verilog HDL 語言具有下述描述能力:設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組 成以及包含響應(yīng)監(jiān)控和設(shè)計驗證

10、方面的時延和波形產(chǎn)生機(jī)制。 所有這些都使用同一種建模語 言。此外, Verilog HDL語言提供了編程語言接口,通過該接口可以在模擬、驗證期間從設(shè)計 外部訪問設(shè)計,包括模擬的具體控制和運行。Verilog HDL語言不僅定義了語法, 而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、 仿真語義。 因 此,用這種語言編寫的模型能夠使用 Verilog 仿真器進(jìn)行驗證。語言從 C 編程語言中繼承了 多種操作符和結(jié)構(gòu)。 Verilog HDL提供了擴(kuò)展的建模能力, 其中許多擴(kuò)展最初很難理解。 但是, Verilog HDL語言的核心子集非常易于學(xué)習(xí)和使用, 這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。 當(dāng)然, 完整的硬件

11、描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。Verilog 具有以下優(yōu)點:1. 是通用的 HDL ,易學(xué)易用。與 C 語言類似; 2允許對同一個電 路進(jìn)行不同抽象層次的描述,包括開關(guān)級、門級、 RTL 級或者行為級描述電路; 3即可以設(shè) 計電路,也可以描述電路的激勵,用于電路的驗證; 4是 IEEE 標(biāo)準(zhǔn),得到絕大多數(shù) EDA 工 具的支持; 5設(shè)計的工藝無關(guān)性,支持綜合; 6有大量的單元庫資源; 7類似編程,有利于 開發(fā)調(diào)試, 在設(shè)計前期就可以完成電路功能驗證, 減少費用和時間; 8與 C 語言有 PLI 接口, 設(shè)計者可以通過編寫增加的 C 語言代碼來訪問 Verilog 內(nèi)部數(shù)

12、據(jù)結(jié)構(gòu),擴(kuò)展語言的功能; 3.2VHDL 語言的現(xiàn)狀特點VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用,它自身必然具有很多其他 硬件描述語言所不具備的優(yōu)點。歸納起來, VHDL 語言主要具有以下優(yōu)點:(1 VHDL 語言功能強(qiáng)大,設(shè)計方式多樣VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu),只需采用簡單明確的 VHDL 語言程序就可以描述十分 復(fù)雜的硬件電路。同時,它還具有多層次的電路設(shè)計描述功能。此外, VHDL 語言能夠同時 支持同步電路、異步電路和隨機(jī)電路的設(shè)計實現(xiàn),這是其他硬件描述語言所不能比擬的。 VHDL 語言設(shè)計方法靈活多樣,既支持自頂向下的設(shè)計方式,也支持自底向上的設(shè)計方法; 既支持

13、模塊化設(shè)計方法,也支持層次化設(shè)計方法。(2 VHDL 語言具有強(qiáng)大的硬件描述能力VHDL 語言具有多層次的電路設(shè)計描述功能,既可描述系統(tǒng)級電路,也可以描述門級電 路; 描述方式既可以采用行為描述、 寄存器傳輸描述或者結(jié)構(gòu)描述, 也可以采用三者的混合 描述方式。同時, VHDL 語言也支持慣性延遲和傳輸延遲,這樣可以準(zhǔn)確地建立硬件電路的 模型。 VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語言既支持標(biāo)準(zhǔn) 定義的數(shù)據(jù)類型,也支持用戶定義的數(shù)據(jù)類型,這樣便會給硬件描述帶來較大的自由度。 (3 VHDL 語言具有很強(qiáng)的移植能力VHDL 語言很強(qiáng)的移植能力主要體現(xiàn)在:對于同一個

14、硬件電路的 VHDL 語言描述, 它可 以從一個模擬器移植到另一個模擬器上、 從一個綜合器移植到另一個綜合器上或者從一個工 作平臺移植到另一個工作平臺上去執(zhí)行。(4 VHDL 語言的設(shè)計描述與器件無關(guān)采用 VHDL 語言描述硬件電路時,設(shè)計人員并不需要首先考慮選擇進(jìn)行設(shè)計的器件。 這樣做的好處是可以使設(shè)計人員集中精力進(jìn)行電路設(shè)計的優(yōu)化,而不需要考慮其他的問題。 當(dāng)硬件電路的設(shè)計描述完成以后, VHDL 語言允許采用多種不同的器件結(jié)構(gòu)來實現(xiàn)。(5 VHDL 語言程序易于共享和復(fù)用VHDL 語言采用基于庫 ( library 的設(shè)計方法。在設(shè)計過程中,設(shè)計人員可以建立各種 可再次利用的模塊, 一個

15、大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進(jìn)行設(shè)計, 而是一些模塊的累加。 這些模塊可以預(yù)先設(shè)計或者使用以前設(shè)計中的存檔模塊, 將這些模塊 存放在庫中,就可以在以后的設(shè)計中進(jìn)行復(fù)用。由于 VHDL 語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言,因此它 可以使設(shè)計成果在設(shè)計人員之間方便地進(jìn)行交流和共享,從而減小硬件電路設(shè)計的工作量, 縮短開發(fā)周期。3.3VHDL 與 verilog 的比較一般認(rèn)為 verilog 更靈活效率高(以較少的代碼實現(xiàn)相同功能擁有一些 vhdl 沒有的系 統(tǒng)函數(shù)比如 $time、 $random等vhdl 語法嚴(yán)格某些錯誤在語法分析階段就可以被發(fā)現(xiàn)抽

16、象層次較 verilog 略高具有一些 verilog 沒有的功能比如可以定義模塊端口為多維數(shù)組類型、 可以不指定狀態(tài)機(jī)的具體編碼方 式兩者不存在“優(yōu)劣”之分和系統(tǒng)規(guī)模也沒有關(guān)系3.4各種 HDL 語言的比較目前, 硬件描述語言可謂是百花齊放, 有 VHDL 、 Superlog 、 Verilog 、 SystemC 、 Cynlib C+、 C Level 等等。雖然各種語言各有所長,但業(yè)界對到底使用哪一種語言進(jìn)行設(shè)計,卻莫衷一 是,難有定論。而比較一致的意見是, HDL 和 C/C+語言在設(shè)計流程中實現(xiàn)級和系統(tǒng)級都具有各自的用 武之地。問題出現(xiàn)在系統(tǒng)級和實現(xiàn)級相連接的地方:什么時候?qū)⑹褂?/p>

17、中的一種語言停下來, 而開始使用另外一種語言?或者干脆就直接使用一種語言?現(xiàn)在看來得出結(jié)論仍為時過早。 在 2001年舉行的國際 HDL 會議上,與會者就使用何種設(shè)計語言展開了生動、激烈的辯 論。 最后, 與會者投票表決:如果要啟動一個芯片設(shè)計項目, 他們愿意選擇哪種方案 ? 結(jié)果, 僅有 2票或 3票贊成使用 SystemC 、 Cynlib 和 C Level 設(shè)計;而 Superlog 和 Verilog 各自獲得 了約 20票。至于以后會是什么情況,連會議主持人 John Cooley 也明確表示:“ 5年后,誰 也不知道這個星球會發(fā)生什么事情。 ”各方人士各持己見:為 Verilog

18、 辯護(hù)者認(rèn)為,開發(fā)一種新的設(shè)計語言是一種浪費;為 SystemC 辯護(hù)者認(rèn)為,系統(tǒng)級芯片 SoC 快速增長的復(fù)雜性需要新的設(shè)計方法; C 語言的贊揚(yáng) 者認(rèn)為, Verilog 是硬件設(shè)計的匯編語言,而編程的標(biāo)準(zhǔn)很快就會是高級語言, Cynlib C+是最佳的選擇,它速度快、代碼精簡; Superlog 的捍衛(wèi)者認(rèn)為, Superlog 是 Verilog 的擴(kuò)展,可 以在整個設(shè)計流程中僅提供一種語言和一個仿真器, 與現(xiàn)有的方法兼容, 是一種進(jìn)化, 而不 是一場革命。當(dāng)然, 以上所有的討論都沒有提及模擬設(shè)計。 如果想設(shè)計帶有模擬電路的芯片, 硬件描 述語言必須有模擬擴(kuò)展部分,像 Verilog HDL-A,既要求能夠描述門級開關(guān)級,又要求具有描 述物理特性的能力。四、 HDL 的發(fā)展方向微電子設(shè)計工業(yè)的設(shè)計線寬已經(jīng)從 0.25m 向 0.18m 變遷,而且正在向 0.13m 和 90nm 的目標(biāo)努力邁進(jìn)。到 0.13m 這個目標(biāo)后, 90%的信號延遲將由線路互連所產(chǎn)生。為 了設(shè)計工作頻率近 2