用quartusⅡ設(shè)計(jì)一個(gè)四位二進(jìn)制全減器_第1頁
用quartusⅡ設(shè)計(jì)一個(gè)四位二進(jìn)制全減器_第2頁
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1、EDA技術(shù)與VHDL作業(yè)作業(yè)名稱用quartus設(shè)計(jì)一個(gè)四位二進(jìn)制全減器學(xué)生姓名鄒運(yùn)班 級(jí)電技122學(xué) 號(hào)2012301030230任課教師吳君鵬完成時(shí)間2014.3.22用VHDL語言編寫如下：library ieee;use ieee.std_logic_1164.all;entity quanjian isport(a,b,c:in std_logic;sout,jout:out std_logic);end;architecture one of quanjian issignal abc:std_logic_vector(2 downto 0);beginabc<=a&

2、b&c;process(abc)begincase abc iswhen"000"=> sout<='0'jout<='0'when"001"=> sout<='1'jout<='1'when"010"=> sout<='1'jout<='1'when"011"=> sout<='0'jout<='1'when

3、"100"=> sout<='1'jout<='0'when"101"=> sout<='0'jout<='0'when"110"=> sout<='0'jout<='0'when"111"=> sout<='1'jout<='1'when others=>null;end case;end process;en

4、d one;library ieee;use ieee.std_logic_1164.all;entity quanjian4 isport(a11,a12,a13,a14,b11,b12,b13,b14:in std_logic;s1,s2,s3,s4,j4:out std_logic);end;architecture two of quanjian4 issignal d,e,f:std_logic;component quanjianport(a,b,c:in std_logic;sout,jout:out std_logic);end component;beginu1:quanjian port map(a=>a14,b=>b14,c=>'0',jout=>d,sout=>s4);u2:quanjian port map(a=>a13,b=>b13,c=>d,jout=>e,sout=>s3);u3:quanjian port map(a=>a12,b=>b12,c=>e,jout=>f,sout=>s2);u4:quanjian port map(a

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