基于CPLD控制的水電機(jī)組在線監(jiān)測(cè)系統(tǒng)數(shù)據(jù)采集卡設(shè)計(jì)文庫(kù)

1、基于 CPLD 控制的水電機(jī)組在線監(jiān)測(cè)系統(tǒng)數(shù)據(jù)采集卡設(shè)計(jì) 張偉 , 韓亮 , 陳斌 , 張俊華(清華大學(xué)機(jī)械工程系 清華大學(xué)先進(jìn)成型制造重點(diǎn)實(shí)驗(yàn) 室摘要:本文介紹了一款可實(shí)現(xiàn)無(wú)限長(zhǎng)時(shí)段采樣的 A/D板,該板 基于復(fù)雜可編程邏輯器件(CPLD 控制的水電機(jī)組在線監(jiān)測(cè)系 統(tǒng) 采 集 卡 設(shè) 計(jì) 。 采 集 卡 具 有 多 通 道 、 板 載 CPLD 器 件 EPM7256AEQC208-10和基于 ISA 總線控制技術(shù)的特點(diǎn)。 采集卡使 用交替存儲(chǔ)的控制技術(shù),能夠?qū)崿F(xiàn)對(duì)信號(hào)的連續(xù)采集和存儲(chǔ), 以確保發(fā)電機(jī)組運(yùn)行過(guò)程瞬態(tài)特征數(shù)據(jù)不丟失。關(guān)鍵詞:CPLD ISA 在線監(jiān)測(cè) 連續(xù)采集 SRAM1 引言

2、目前國(guó)內(nèi)外一般振動(dòng)信號(hào)在線監(jiān)測(cè)系統(tǒng)的數(shù)據(jù)采集板大都 采用圖 1模式, 國(guó)內(nèi)廠家相應(yīng)系統(tǒng)一般是確定合適的采樣頻率, 針對(duì)水電機(jī)組連續(xù)采樣 24周或 32周。實(shí)際上在線監(jiān)測(cè)系統(tǒng)硬 件上應(yīng)該實(shí)現(xiàn)無(wú)限長(zhǎng)的連續(xù)采樣功能。因此本文介紹一款專門(mén) 針對(duì)在線監(jiān)測(cè)設(shè)計(jì)研制的 A/D板能夠?qū)崿F(xiàn)無(wú)限長(zhǎng)的連續(xù)采樣時(shí) 段,對(duì)突發(fā)、瞬時(shí)故障信號(hào)獲取給預(yù)硬件技術(shù)上的保障。 圖 1 一般 A/D板構(gòu)成數(shù)據(jù)采集系統(tǒng)的時(shí)段分配示意圖 圖 2 在線監(jiān)測(cè)系統(tǒng)專用 A/D板無(wú)限長(zhǎng)數(shù)據(jù)采集時(shí)段示意圖 由于水電機(jī)組設(shè)備龐大,結(jié)構(gòu)復(fù)雜,誘發(fā)故障原因多,且 故障停機(jī)造成的間接損失大,因此,為實(shí)現(xiàn)機(jī)組安全可靠運(yùn)行, 對(duì)發(fā)電機(jī)組的振動(dòng)、擺度、溫度、

3、壓力等重要的工況參數(shù)進(jìn)行 實(shí)時(shí)監(jiān)測(cè)十分必要。發(fā)電機(jī)組在運(yùn)行過(guò)程中隨時(shí)存在大量的瞬 態(tài)特征數(shù)據(jù),這些數(shù)據(jù)對(duì)機(jī)組故障原因的分析具有重要意義, 因此為了保證狀態(tài)參量信號(hào)中包含的大量重要信息不被丟失, 數(shù)據(jù)采集系統(tǒng)應(yīng)該具備連續(xù)采樣和存儲(chǔ)的功能。一般發(fā)電機(jī)組(包括汽輪機(jī)和水輪機(jī)的重要特征頻率一 般都在 1 kHz 以下 1, 本文介紹的數(shù)據(jù)采集卡單通道最大采樣頻 率為 50kHz ,能夠滿足機(jī)組監(jiān)測(cè)的一般需求。并且針對(duì)不同機(jī) 組轉(zhuǎn)速不同,特征頻率范圍不同的特點(diǎn),采集卡的采樣頻率分為 8個(gè)檔,可以通過(guò)驅(qū)動(dòng)程序由上位機(jī)軟件靈活設(shè)置。板卡具 有 8個(gè)信號(hào)采集通道,通過(guò) ALTERA 公司 CPLD 器件 EP

4、M7256AEQC208-10控制 AD 采集、 通道選取、 數(shù)據(jù)存儲(chǔ)、 數(shù) 據(jù)讀取、中斷控制和讀寫(xiě)端口等功能,并且完成采集卡 ISA 總 線與上位 PC 機(jī)進(jìn)行通訊的功能。板卡采用雙 SRAM 交替存儲(chǔ) 數(shù)據(jù),實(shí)現(xiàn)了對(duì)信號(hào)的連續(xù)采集和存儲(chǔ)的功能。2 采集卡原理采集卡的原理如圖 1所示, 其設(shè)計(jì)思想是:采用兩塊 12bit , 最大采樣頻率 200K 的 A/D芯片,每塊 A/D芯片負(fù)責(zé)采集 4個(gè) 通道的信號(hào), 通過(guò) 4選 1模擬開(kāi)關(guān)交替選取不同通道輪流采集。 采集的數(shù)據(jù)交替的存儲(chǔ)至兩片 SRAM 中,采集完成后發(fā)出中斷 信號(hào), 通知計(jì)算機(jī)總線, 由計(jì)算機(jī) ISA 總線選擇讀取不同 SRAM

5、中存儲(chǔ)的 AD 轉(zhuǎn)換后的數(shù)字信號(hào)。整個(gè)過(guò)程由 CPLD 器件控制 協(xié)調(diào)完成。2.1 A/D轉(zhuǎn)化A/D轉(zhuǎn)化器是美國(guó) ANALOG 公司的 AD6782。 它是一種高 性能的 12bit , 200kHz 的 AD 轉(zhuǎn)化器, 具有 75DB 信噪比和 0.5DB 非線性誤差, 可以直接轉(zhuǎn)換 0V 至 10V , 或 -5V 至 +5V電壓信號(hào), 可以滿足發(fā)電機(jī)組監(jiān)測(cè)系統(tǒng)的需求。2.2 SRAM交替存儲(chǔ)機(jī)制AD 轉(zhuǎn)換的結(jié)果一般采用 FIFO 、 雙口 RAM 和 SRAM , FIFO 、雙口 RAM 的特點(diǎn)是接口方便, 特別是雙口 RAM 在實(shí)時(shí)連續(xù)采 集系統(tǒng)應(yīng)用廣泛,但是其容量較小,大容量?jī)r(jià)格比

6、較昂貴,因 此,采集卡的數(shù)據(jù)存儲(chǔ)采用價(jià)格相對(duì)低廉的 SRAM 。 SRAM 只 有一套地址線和數(shù)據(jù)線,對(duì)其存儲(chǔ)和讀取的過(guò)程是互斥的。為 了實(shí)現(xiàn)對(duì)信號(hào)連續(xù)采集和存儲(chǔ)的功能,采集卡使用交替存儲(chǔ)機(jī) 制, 即同一 AD 芯片使用兩塊 SRAM 存儲(chǔ)數(shù)據(jù), 當(dāng)?shù)谝粔K SRAM 存滿 AD 轉(zhuǎn)換的數(shù)據(jù)后, 立刻讓 AD 向第二塊 SRAM 存儲(chǔ)數(shù)據(jù), 這一過(guò)程通過(guò) CPLD 控制鎖存器 1_1和鎖存器 1_2完成,與此 同時(shí),讓計(jì)算機(jī)總線通過(guò) CPLD 控制接管第一塊 SRAM 的地址 總線和數(shù)據(jù)總線,如圖 1所示,通過(guò)計(jì)算機(jī) ISA 總線系統(tǒng)讀取 該 SRAM 中的數(shù)據(jù)值并完成上位機(jī)顯示和畫(huà)圖等功能,這

7、樣通 過(guò)兩塊 SRAM 交替存儲(chǔ)數(shù)據(jù),保證信號(hào)在采集存儲(chǔ)過(guò)程中的連 續(xù)性和完整性,為事后利用各種方法分析存儲(chǔ)的信號(hào),以確定 機(jī)組運(yùn)行狀態(tài)和故障類型提供前提保障。 圖 1 基于 CPLD 控制的發(fā)電機(jī)組在線監(jiān)測(cè)系統(tǒng)數(shù)據(jù) 采集卡原理圖3CPLD 控制邏輯設(shè)計(jì)采集卡數(shù)字部分芯片數(shù)量多,并且需要控制的信號(hào)線、地 址總線和數(shù)據(jù)總線較多,因此選取具有 208管腿的 CPLD 器件 EPM7256AEQC208-10控制協(xié)調(diào)采集卡整個(gè)工作過(guò)程。 該 CPLD 器件屬于 Altera 公司 7000系列,該系列是以第二代多陣列結(jié)構(gòu) 為基礎(chǔ),高性能的 CMOS 器件,其引腳到引腳的時(shí)延 5ns ,計(jì) 數(shù)器工作頻

8、率 178.6MHz , 片內(nèi)邏輯程序可以重復(fù)燒寫(xiě), 方便系 統(tǒng)升級(jí)。 CPLD 片內(nèi)邏輯程序分為:采樣頻率分檔單元、 寄存器 邏輯控制單元、總線雙向讀寫(xiě)單元和 SRAM 交替存儲(chǔ)控制單元 四大部分組成,每一部分均采用 VHDL 語(yǔ)言和原理圖結(jié)合設(shè)計(jì) 的方法實(shí)現(xiàn),最后將四大模塊聯(lián)結(jié)成整體程序固化到 CPLD 芯 片內(nèi)。3.1采樣頻率分檔采樣頻率分檔原理如圖 2 所示,該模塊通過(guò)控制寄存器 5將外部晶振信號(hào)分頻,寄存器 5的數(shù)值不同對(duì)應(yīng)分頻后不同頻 率的信號(hào), 該分頻信號(hào)接入兩片 AD 芯片的 SC 模數(shù)轉(zhuǎn)換啟動(dòng)引 腳,用以控制 AD 芯片進(jìn)行采樣,同時(shí)接入 SRAM 地址總線計(jì)數(shù)器和模擬開(kāi)關(guān)地

9、址 圖 2 采樣頻率分檔單元原理圖 計(jì)數(shù)器的時(shí)鐘引腳, 在 AD 轉(zhuǎn)換的同時(shí), 由 Qn_2控制模擬開(kāi)關(guān) 地址總線選擇不同通道的模擬信號(hào),并通過(guò) Qn_1控制 SRAM 的地址總線, 將轉(zhuǎn)換的結(jié)果存入 SRAM 中。 當(dāng) SRAM 所有單元 寫(xiě)滿后,由中斷產(chǎn)生模塊發(fā)出信號(hào)至 ISA 總線中斷引腳,通知 總線讀取 SRAM 數(shù)據(jù), 并且發(fā)送清零信號(hào)至 SRAM 地址計(jì)數(shù)器, 重新開(kāi)始下一輪采樣過(guò)程。3.2寄存器邏輯控制單元 表 1 CPLD各個(gè)寄存器功能表主要完成在 CPLD 內(nèi)部配置各個(gè)寄存器的功能,本文研究的采集卡邏輯控制環(huán)節(jié)較多, 因此,在 CPLD 內(nèi)部設(shè)置了 7個(gè)不同的寄存器,各個(gè)寄存

10、器分別負(fù)責(zé)控制板卡上的不同芯片。其對(duì)應(yīng)功能如表 1所示, Reg1負(fù)責(zé)片選所有 SRAM ; Reg2負(fù)責(zé) AD 芯片啟動(dòng) /停止采樣控制; Reg3負(fù)責(zé)端口讀 /寫(xiě)控制; Reg4是計(jì)數(shù)器控制清零 /計(jì)數(shù)控制寄存器, 同時(shí)控制 SRAM 地址總線計(jì)數(shù)器和模擬開(kāi)關(guān)地址計(jì)數(shù)器; Reg5控制采樣頻率; Reg6和 Reg7用于 SRAM 交替存儲(chǔ)機(jī)制的控制,將在 3.4節(jié)詳細(xì)介紹。3.3總線雙向讀寫(xiě)單元為滿足總線既能向板卡端口(即 CPLD 控制寄存器寫(xiě)數(shù) 據(jù),又能夠從端口和 SRAM 中讀取數(shù)據(jù)的要求,采集卡 ISA 數(shù) 據(jù)總線 D0至 D15直接連接至 CPLD 程序內(nèi)部的雙向總線端口 上,

11、 通過(guò) ISA 端口讀寫(xiě)控制信號(hào) IOR 和 IOW , 以及內(nèi)存讀寫(xiě)控 制信號(hào) SMEMR 設(shè)置 CPLD 內(nèi)部雙向總線的不同工作狀態(tài)。如 圖 3 所示, ISA 總線的 I/O讀信號(hào) IOR 、 I/O寫(xiě)信號(hào) IOW 和內(nèi) 存讀信號(hào) MEMR 信號(hào)線接入譯碼器電路輸入端, 由譯碼電路控 制 16位三態(tài)總線的雙向總線 ISA_SD15.0, 設(shè)置其狀態(tài)為 “高 阻”或“輸出” ,當(dāng)雙向總線處于“高阻”狀態(tài)時(shí), ISA 總線數(shù) 據(jù)線可以將數(shù)據(jù)寫(xiě)入 CPLD 寄存器,當(dāng)其處于“輸出”狀態(tài)時(shí), ISA 總線只能讀取 CPLD 寄存器或 SRAM 中的數(shù)據(jù)。采集卡設(shè) 置寄存器 Reg6為可讀寄存器,

12、 Reg6和 SRAM 的數(shù)據(jù)總線均接 入多路選擇器,由譯碼器信號(hào) SEL 控制多路選擇器的輸出值為 Reg6的數(shù)值或者為 SRAM 的數(shù)值,輸出信號(hào)直接通過(guò) 16位三 態(tài)總線送至 ISA 總線數(shù)據(jù)線。實(shí)際系統(tǒng)需要安裝多塊采集卡,因此 ISA 總線在讀取某塊 采集卡數(shù)據(jù)時(shí),其他采集卡的 ISA 總線應(yīng)該處于“高阻” 狀態(tài), 這樣才能避免總線沖突,在 CPLD 內(nèi)部通過(guò)寄存器 Reg3設(shè)置 BIDIR_CON信號(hào)實(shí)現(xiàn)這一功能。 計(jì)算機(jī) ISA 總線在對(duì)某塊板卡 進(jìn)行讀取操作時(shí), 令 Reg3=1,該板卡的雙向總線為 “輸出” 狀態(tài), 同時(shí)令其余的板卡的 Reg3=0, 使其余板卡的雙向總線為 “

13、高阻” 狀態(tài),避免總線沖突。 圖 3 雙向總線讀寫(xiě)控制框圖3.4 SRAM交替存儲(chǔ)控制SRAM 交替存儲(chǔ)通過(guò)寄存器 Reg6和 Reg7控制實(shí)現(xiàn),每塊 AD 芯片對(duì)應(yīng)兩片 SRAM , 實(shí)現(xiàn)交替存儲(chǔ)模數(shù)轉(zhuǎn)換后的數(shù)據(jù)。 當(dāng) Reg6=1時(shí), 兩片AD 分別向各自的第一塊 SRAM 中存儲(chǔ)轉(zhuǎn)換數(shù) 據(jù), 一旦第一片 SRAM 寫(xiě)滿, 令 Reg6=2, AD 立即開(kāi)始向第二 片 SRAM 存儲(chǔ)轉(zhuǎn)換后的數(shù)據(jù)。 計(jì)算機(jī)總線在讀取 SRAM 數(shù)據(jù)之 前,首先讀入端口 Reg6的數(shù)值,以判斷已經(jīng)完成數(shù)據(jù)存儲(chǔ)的 SRAM ,如此交替循環(huán)存儲(chǔ),實(shí)現(xiàn)連續(xù)采樣。計(jì)算機(jī) ISA 總線 通過(guò) Reg7控制選擇讀取不同的

14、 SRAM 的數(shù)據(jù),如圖 4 所示。 圖 4 SRAM 交替存儲(chǔ)控制原理圖4結(jié)論基于 CPLD 控制的發(fā)電機(jī)組在線監(jiān)測(cè)系統(tǒng)數(shù)據(jù)采集卡采集 通道多,滿足發(fā)電機(jī)組結(jié)構(gòu)復(fù)雜,工況測(cè)點(diǎn)數(shù)量多的要求;連 續(xù)采樣存儲(chǔ)的特點(diǎn)保障重要瞬態(tài)特征數(shù)據(jù)不丟失。利用可編程 邏輯器件 CPLD 技術(shù),簡(jiǎn)化了電路板的設(shè)計(jì)和開(kāi)發(fā), CPLD 內(nèi) 部程序可重復(fù)燒寫(xiě), 方便電路板調(diào)試和升級(jí)。 ISA 總線系統(tǒng)設(shè)計(jì) 可擴(kuò)展性強(qiáng),只需增加相同的板卡,就可以構(gòu)成功能強(qiáng)大的監(jiān) 測(cè)系統(tǒng)。參 考 文 獻(xiàn)1 張正松.旋轉(zhuǎn)機(jī)械振動(dòng)監(jiān)測(cè)及故障診斷M .北京:機(jī)械 工業(yè)出版社, 1991:1 26.2 AD678 Datasheet. Analog