C64xDSP高速緩存一致性分析與維護(hù)精

1、C64X+ DSP高速緩存一致性分析與維護(hù)摘要：實(shí)現(xiàn)了一種全集成可變帶寬中頻寬帶低通濾波器，討論分析了跨導(dǎo)放大器-電容（OTA-C）連續(xù)時(shí)間型濾波器的結(jié)構(gòu)、設(shè)計(jì)和具體實(shí)現(xiàn)，使用外部可編程 電路對(duì)所設(shè)計(jì)濾波器帶寬進(jìn)行控制，并利用 ADS軟件進(jìn)行電路設(shè)計(jì)和仿真驗(yàn) 證。仿真結(jié)果表明，該濾波器帶寬的可調(diào)范圍為126 MHz阻帶抑制率大于35 dB，帶內(nèi)波紋小于0. 5 dB，采用1. 8 V電源，TSMC 0 18卩m CMO工藝 庫(kù)仿真，功耗小于21 mVy頻響曲線接近理想狀態(tài)。關(guān)鍵詞：Butte高速緩存（CACHE作為內(nèi)核和低速存儲(chǔ)器之間的橋梁，基于代碼和數(shù)據(jù)的時(shí)間和 空間相關(guān)性，以塊為單位由硬件

2、控制器自動(dòng)加載內(nèi)核所需要的代碼和數(shù)據(jù)。如 果所有程序和數(shù)據(jù)的存取都由內(nèi)核完成，基于 CACH 的運(yùn)行機(jī)制，內(nèi)核始終能 夠得到存儲(chǔ)器中最新的數(shù)據(jù)。但是當(dāng)有其它可以更改存儲(chǔ)器內(nèi)容的部件存在時(shí)，例如不需要內(nèi)核干預(yù)的直接數(shù)據(jù)存?。―MA引擎，就可能出現(xiàn)由于 CACHE 的存在而導(dǎo)致內(nèi)核或者DMA不能夠得到最新數(shù)據(jù)的現(xiàn)象，也就是 CACH一致性 的問(wèn)題。C64x+ 存儲(chǔ)器架構(gòu) 德州儀器 （TI） 公司對(duì)高性能 C64X 核進(jìn)行了改進(jìn)，使其性能大副提升，稱之為C64X+DSP核。C64X+系統(tǒng)的存儲(chǔ)器框圖如圖1所示。存儲(chǔ)器被分成了三級(jí)：第 一級(jí)是L1,包含數(shù)據(jù)存儲(chǔ)器（L1D）和代碼存儲(chǔ)器（L1P）;第二級(jí)

3、是代碼和數(shù)據(jù) 共用存儲(chǔ)器（L2）;第三級(jí)是外部存儲(chǔ)器，主要是 DDR2存儲(chǔ)器。L1P、L1D和 L2的CACHED能分別由相應(yīng)的L1P控制器、L1D控制器和L2控制器完成。表1 總結(jié)了 C64X +平臺(tái)上可用的CACH情況。圖1 C64X+存儲(chǔ)器框圖表 1 C64X+ CACHE 特性C64X+平臺(tái)上L1P用來(lái)存儲(chǔ)或者緩存代碼；L1D用來(lái)存儲(chǔ)或者緩存數(shù)據(jù)。L1P和L1D大小都是32K字節(jié)，可以分別配置 0K、4KB 8KB 16KB或者32KB作為 CACHE其余作為代碼或者數(shù)據(jù) RAMI作為CACH的部分，用來(lái)緩存L2和DDR2的數(shù)據(jù)或代碼。作為RAM的部分，可以存儲(chǔ)關(guān)鍵的代碼或者數(shù)據(jù)使得內(nèi)

4、核能夠 以很高的速度訪問(wèn)。C64X+平臺(tái)上L2存儲(chǔ)器可用于存儲(chǔ)代碼和數(shù)據(jù)。L2上最大 可以分配256K字節(jié)CACHED緩存DDR沖的數(shù)據(jù)或代碼。L2中其余部分作為RAM存儲(chǔ)代碼和數(shù)據(jù)。圖2內(nèi)核訪問(wèn)存儲(chǔ)器流程高速緩存一致性問(wèn)題分析在任何時(shí)刻，內(nèi)核或者其它主機(jī)訪問(wèn)存儲(chǔ)器中數(shù)據(jù)時(shí)，由于CACH 的存在造成不能夠得到最近更新過(guò)的數(shù)據(jù)，就會(huì)出現(xiàn) CACHE-致性問(wèn)題。CACHI的 一致性 問(wèn)題分為兩個(gè)大類：內(nèi)核讀一致性問(wèn)題和內(nèi)核寫(xiě)一致性問(wèn)題。在下面兩個(gè)小節(jié) 中，分別描述了這兩種情況的模型：CACHI一致性問(wèn)題的存在取 CACHED重新讀數(shù)據(jù)之前完內(nèi)核讀一致性模型 圖3給出了內(nèi)核讀一致性的模型。在這個(gè)模型

5、中， 決于圖中虛線箭頭指示的第二步操作能否在內(nèi)核從 成。如果不能，則會(huì)造成內(nèi)核讀取的數(shù)據(jù)不是其它主機(jī)更新后的數(shù)據(jù)，而是原 來(lái)CACHED的內(nèi)容，從而導(dǎo)致一致性的問(wèn)題。圖3內(nèi)核讀一致性模型L1P CACHE寸L2內(nèi)存或者DDR2外存中的代碼進(jìn)行緩存。當(dāng)內(nèi)核第一次對(duì) L2或 者DDR沖的代碼進(jìn)行讀操作的時(shí)候，由于代碼不在L1P CACHED，CAHC硬件會(huì)將L2或者DDR沖的代碼讀到L1P CACHED。內(nèi)核可以得到最新的代碼，不 存在一致性的問(wèn)題。此后，如果其它主機(jī)更新L2或者DDR沖的代碼，然后內(nèi)核再次讀取此部分代碼時(shí)，會(huì)發(fā)現(xiàn)相應(yīng)的代碼已經(jīng)存在L1P CACHED，此時(shí)內(nèi)核會(huì)直接從L1P CA

6、CHED讀取代碼。由于內(nèi)核不能得到最新的代碼，就出現(xiàn)了 內(nèi)核讀一致性的問(wèn)題。L1D內(nèi)核讀一致性問(wèn)題的原理和L1P相同，只是L1D緩 存的是L2或者DDR沖的數(shù)據(jù)。內(nèi)核寫(xiě)一致性模型圖4給出了內(nèi)核寫(xiě)一致性的模型。在這個(gè)模型中，CACHI一致性問(wèn)題的存在取決于圖中虛線箭頭指示的第二步操作能否在其它主機(jī)從存儲(chǔ)器中讀數(shù)據(jù)之前完 成。如果不能，會(huì)造成其它主機(jī)從存儲(chǔ)器中讀到的數(shù)據(jù)是原來(lái)的數(shù)據(jù)而不是內(nèi)核更新過(guò)的數(shù)據(jù)，從而導(dǎo)致一致性的問(wèn)題。圖4內(nèi)核寫(xiě)一致性模型當(dāng)內(nèi)核對(duì)L2或者DDR沖的代碼/數(shù)據(jù)進(jìn)行寫(xiě)操作的時(shí)候，如果代碼/數(shù)據(jù)已經(jīng) 在L1 CACHE中，新的代碼/數(shù)據(jù)會(huì)被更新到L1 CACHED。當(dāng)其它主機(jī)從L2或 者DDR沖讀代碼/數(shù)據(jù)的時(shí)候，會(huì)直接從L2或者DDR沖讀取相應(yīng)的內(nèi)容，如 果L1 CACHE中新的代碼/數(shù)據(jù)未被更新到L2或者DDR沖，貝U其它主機(jī)讀取的 不是更新后的內(nèi)容，就會(huì)出現(xiàn)內(nèi)核寫(xiě)一致性的問(wèn)題。C64X+ 致性分析C64X+上的CACHE-致性問(wèn)題，需要根據(jù)放置代碼/數(shù)據(jù)的相應(yīng)位置進(jìn)行分析。 由于在C64X+平臺(tái)上，L1P、L1D和L2內(nèi)存既可以作為CACH又可以作為存儲(chǔ)器 使用，因此，在分析一致性問(wèn)題的時(shí)候，需要考慮以下幾種情況：1）代碼在L1P存儲(chǔ)器中;4）