高速電路設計技術(共6頁)

1、精選優(yōu)質文檔-傾情為你奉上高速數(shù)字電路設計技術探討宏碁計算機桌上型計算機研展處工程師蘇家弘關于高速數(shù)字電路的電氣特性，設計重點大略可分為三項：正時（Timing ）、信號質量（Signal Quality）與電磁干擾（EMI）的控制。在正時方面，由于數(shù)字電路大多依據(jù)頻率信號來做信號間的同步工作，因此頻率本身的準確度與各信號間的時間差都需配合才能正確運作。在高速的世界里，時間失之毫厘差以千里，嚴格的控制線長，基版材質等都成為重要的工作。在信號質量方面，高速電路已不能用傳統(tǒng)的電路學來解釋。隨著頻率變高，信號線長已逐漸逼近電磁波長，此時諸如傳輸線原理（Transmission Line）的分布電路（

2、Distribute circuit）的概念，需加以引進才能解釋并改進信號量測時所看到的缺陷。在電磁干擾方面，則需防范電路板的電磁波過強而干擾到其它的電器用品。本文將依序介紹這些設計上的重點。正時(Timing)如圖1，來源（source）芯片（A）發(fā)出一個頻率長度（T）的信號a給目標（target）芯片B。對A的內部機制而言，他發(fā)出或收起信號a是在頻率上升一段時間之后，這就是有效持續(xù)時間（valid delay）。在最壞的情形下，a信號只能持續(xù)T-(Tmax-Tmin)的時間。而B芯片，必須在這段持續(xù)時間內讀入a，那就必須在頻率B上升之前，a已存在一段設置時間（setup time），在上升

3、之后，再持續(xù)一段保存時間（hold time）。要考慮的有以下幾點：1.A與B所收到的頻率信號CLK_A與CLK_B是否不同步？亦即是否有頻率歪斜（clock skew）的現(xiàn)象。2.信號a從A傳至B所用的傳導時間（flight time）需要多少？3.頻率本身的不穩(wěn)度（clock jitter）有多少？我們所設計的設置時間與保存時間能否容忍這個誤差？傳輸速度的計算就1、2兩點，我們都必須計算信號在電路板上的傳導速度才行，但這又和許多系數(shù)息息相關，包括導體（通常為銅箔）的厚度與寬度，基板厚度與其材質的電介系數(shù)（permittivity）。尤其以基板的電介系數(shù)的影響最大：一般而言，傳導速度與基板電

4、介系數(shù)的平方根成反比。以常見的FR-4而言，其電介系數(shù)隨著頻率而改變，其公式如下：=4.97-0.257log 但須注意，此處的參數(shù)f不是頻率的頻率，而是信號在傅立葉轉換后所占的頻寬。以Pentium的頻率信號為例，其上升或下降緣速率典型值約在2V/ns,對2.5V的頻率信號而言，從10%到90%的信號水平約需1ns的時間，依公式：BW=0.35/T可知頻寬為350MHz。代入公式可知電介系數(shù)大約是4.57。如果傳導的是兩片無窮大的導體所組成的完美傳輸線，那么傳輸?shù)乃俣葢獮橐嗉?1.38xm/sec，或者5.43 inch/ns。但對電路板這種信號線（trace）遠比接地層要細長的情況，則可以

5、用微條（microstrip）或條線（stripline）的模型來估算。對于走在外層的信號線，以微條的公式：inch/ns可得知其傳輸速度約為6.98 inch/ns。對于走在內層的信號線，以條線的公式：inch/ns可得知其傳輸速度約為5.50 inch/ns。除此之外，也不要忽視貫穿孔（via）的影響。一個貫穿孔會造成24 ps左右的延遲。貫穿孔的模型請參考本文后的小附記。至于各頻率，如CLK_A與CLK_B之間的時間差，可以在頻率產生器的說明書中查到。以Pentium的規(guī)范而言，主總線（host bus）上的頻率理論上都必須同時到達各組件；若有頻率不穩(wěn)，單一頻率而言必須在250 ps內。

6、因此在最壞的情況下，信號設置時間與保存時間需再保留500 ps的余裕。舉例而言，頻率產生器到芯片A的頻率線長為12 inch，并打了4個貫穿孔；到B為7 inch，沒有貫穿孔，則兩者之間的頻率歪斜為(12-7)/6.98+0.0244=0.81 ns。再加上頻率產生器的頻率不穩(wěn)，兩者之間的頻率歪斜最大可到1.31ns。信號傳導時間也可以用相同的原理算出。至于信號的設置時間與保存時間，則可以在芯片的說明書中查到。至此，可以歸納出關于正時方面的設計重點：a.在設計時，計算電路板上的傳導速度，來估算信號的傳導時間與頻率歪斜的程度。配合芯片說明書上信號有效持續(xù)時間的規(guī)格，即可估計出是否合乎信號設置時間

7、與保存時間的要求。b.電路板制作完成后，實際測量設置時間與保存時間是否合乎要求。若能再保留頻率不穩(wěn)度所需的余裕，即可萬無一失。信號質量比起模擬信號，數(shù)字信號對噪聲的抵抗能力較強，只要電位水平在一定范圍，就能正確判斷出0與1。但隨著電路速度愈來愈快，信號質量愈來愈難以確保。如圖2，信號的過高（overshoot），過低（undershoot）可能造成目標（target）芯片的損壞，振鈴波（ringback）與矮化波（runt）（見圖12）一旦使電位水平落入0與1之間的灰色地帶，便可能造成0與1的誤判。造成這些信號不穩(wěn)的原因很多，以下將一一簡述。阻抗不匹配分布電路在高速電路的世界里，因操作頻率的升

8、高，波長相對變短。當波長與線路的長度接近到相近的數(shù)量級之內時，我們開始必須把信號當成電磁波的波動來看。也可以說，從集成電路（lump circut）的領域進入分布電路（distribute circuit）的領域，否則將有許多的信號變化無法獲得正確的解釋。那么，頻率要高到多少才需用電磁學的理論，如傳輸線原理，來解釋電路呢？這沒有一個一定的標準。不過，有一個評判標準我覺得很適合工程師使用：在信號上升（下降）緣的變化時間內，信號若未能傳至彼端再反射回來，則需考慮電磁波的效應。以Pentium頻率產生器的例子而言，它的上升時間約為1ns，在6.98 inch/ns的速度下這段時間可走6.98 inc

9、h。因此當線長超過3.49 inch時，不以傳輸線的角度來看待這條頻率信號線是不行的。在傳輸線的世界里，最重要的就是一句話：阻抗匹配。如圖3，信號的輸出阻抗為ZG，負載為ZL，傳輸線特性組特性阻抗（intrinsic impedance）為Z0，則ZG=Z0=ZL便是阻抗匹配。阻抗不匹配又會如何呢？我們回想國中的物理學，光從空氣進入水中，是不是會有部份能量反射，部份穿透？傳輸線的現(xiàn)象也很類似。以負載端而言，當Z0=ZL，所有傳輸在線的能量與信號會完完全全的送至負載端；若不然，便會有部份的能量反射回輸出端。被反射的比例為，詳細的推導過程可在電磁學的課本中查到。阻抗的計算至于傳輸線的特性阻抗與負載

10、的阻抗該如何計算呢？對完美的傳輸線模型，如兩面相對的無窮大導電板，其特性阻抗為。在高頻的情況下，電阻（R）與電導（G）的因素可被忽略，因此特性阻抗為 。舉例來說，一般的印刷電路板，電感為500nH/m，電容為100pF/m，此時 Z0=500nH/100pF=70.7ohm。又如：DIMM上每1.35cm有一顆內存，其輸入腳之輸入電容為4pF,則其電容為（4/1.35）pF/cm=296 pF/m。加上原先電路板的100pF，共396pF。故其阻抗約為 500nH/396pF=35.5ohm。同時我們也注意到，內存的密度愈高，特性阻抗愈低。至于微條電路的特性阻抗為 87/+1.41 ln(5.

11、98h/0.8w+t)，對于如圖4的四層板而言，線寬6mils則特性阻抗為55.0ohm，8mils為45.9ohm，10mils為38.7ohm。了解了線路上阻抗的計算方法后，現(xiàn)在讓我們來看看阻抗不匹配所造成的后果。以內存控制線緩沖器而言，其輸出為42mA。標準值的1.5倍，即63mA，為其驅動能力。在一般的定義下，OL=0.4V，因此其等價輸出阻抗為0.4V/63mA=6.35ohm。假設輸出阻抗不隨著電流大小而改變，且負載端不加任何組件，亦即為開路，則在信號線特性阻抗為55ohm的情況下，芯片輸出端的反射系數(shù)：(6.35-55)/(6.35+55)=-0.79。無窮大負載端的反射系數(shù)為1

12、。則可看到波形如圖5。終端(termination)我們可以看到在負載端的波形散亂異常，有80%的overshoot，和62%的振鈴波。解決辦法在于使輸出端或負載端達到阻抗匹配。例如，在靠近芯片輸出腳處串上48.7ohm的電阻，使其輸出阻抗達到55ohm。此稱為來源終端法（source termination ），其波形如圖6?；蛟谪撦d端并聯(lián)55ohm的電阻，使其阻抗匹配，稱為分路（shunt）終端法，其波形如圖7。其中以輸出端串聯(lián)電阻的方式可達到1的信號水平，又不似分路終端法會消耗相當多的額外功率，最被廣泛使用。來源終端的延遲效果但來源終端法延遲信號之副作用較大：假設為了輸出端阻抗匹配而串上

13、48.7 ohm的電阻，在負載端則接上有8顆內存的DIMM。那么從這4pF8的電容負載向信號來源端看去，是55 ohm的阻抗，因此這個RC電路有著信號上升時間2.2Z0C =3.87ns 。原有的信號上升時間若為1ns，則總和上升時間成為，共增加了3.0ns的上升時間。因此在實務上，為了正時上的考慮，不見的會使用符合阻抗匹配的電阻值，而使用較小的值。如圖8，為了推動負載較重的DIMM，電阻值降到22ohm，RAS與CAS的設置時間仍只不到規(guī)范3.0ns，相當?shù)奈ｋU。電阻值降到0ohm，如圖9，RAS與CAS的設置時間才達到4ns，但此時CAS的overshoot卻升到了4.0V。此時研發(fā)工程師

14、便需在信號質量與正時之間取個中庸值，使得最多種類的DIMM能正常的運作。不同種類的終端方法除了來源終端法和分路終端法，另有特維寧（Thevinin）終端法、二極管終端法（diode clamping）、交流終端法（AC termination），如圖10所示。特維寧終端比起分路終端法消耗更多的電流，但能建立直流分壓點（DC bias），是其優(yōu)點。二極管終端法也可過濾overshoot和undershoot，且消耗較少的電流。交流終端法可控制overshoot與突波（spike），電阻選在信號現(xiàn)特性阻抗值Z0，而電容值則選在fZ0附近，使欲過濾之頻率的噪聲視之如短路。走線的拓蹼此外，若是在信號在

15、線有多個負載，應盡可能減短分支短根（stub）的長度。因為分支愈長，可能阻抗不匹配造成的反射就愈大。采用雛菊煉（daisy chain）的方式，如圖11，可以避免復雜的多重反射。電流開關噪聲現(xiàn)代的芯片所耗的電流都十分驚人，因此在內部的功能或信號的開關之間，常引起電源的不穩(wěn)定。而這種不穩(wěn)定的問題，可分做兩方面來談：A 因為開關的速度太快，使得在遠方的電流供應器無法及時供給適當?shù)哪芰?。此時解決之道是在芯片旁邊擺上電容來供應及時的電流。B 因為芯片的電源或接地接腳有電感存在，因此在電流突然變化時，在接腳上將有壓差存在。如所示。在多條數(shù)據(jù)線從1變?yōu)?時，芯片組的接地腳上瞬間流過大量電流而造成的電位差。

16、此時芯片組接地已不是0伏，而造成信號上出現(xiàn)隆起小丘的現(xiàn)象，稱為觸地反彈（ground bounce），如圖12所示。其解決方式，是減少接腳的電感，如選擇BGA這種接腳極短的包裝；并在接地處多用幾個貫穿孔連接到地，以并聯(lián)減少電感。選擇電容假設我們現(xiàn)在的目標是在Intel 440LX芯片的內存數(shù)據(jù)線同時由0變成1時提供及時的電源，那么我們該擺多大容值的電容？擺幾顆？首先，我們假設我們對電壓的要求是不得落下額定電壓的5%以內，即3.3V5% =0.165V。32條信號線同時動作時電流會變動44mA32=1.344A。因此我們對電容數(shù)組要求其阻抗最大不得超過0.165/1.344 =0.12ohm。由

17、于在高頻時電容包裝上接腳的電感有抵銷的作用，因此最好選擇短接腳的電容，如SMT電容等。但是貫穿孔的電感也會有妨礙作用：從芯片接到+3.3V，+3.3V接到旁路電容，再從旁路電容接到地，至少需要3個貫穿孔。從小附記里貫穿孔的電感為1.09nH，總和至少是1.093=3.27nH。我們可以求得一個頻率值，超過此頻率將使阻抗值超過我們的要求0.12ohm：公式：接著，我們要求在5.84MHz的頻率下，電容數(shù)組的總阻抗也不得超過0.12ohm。所以，我們所需要的總電容值就求出來了：公式： 至于，這0.23uF要分成幾個電容呢？我們知道，當信號的上升緣愈快，系統(tǒng)的電感就要愈小。數(shù)據(jù)線的上升時間實測結果約

18、在3ns左右。根據(jù)上升時間的要求，可得到電感得最大限度：公式： 故需要并聯(lián)：個電容，每個0.0077uF。實務上，不見得正好有我們想要的電容值，也不見得有空間放得下那么多顆電容。建議可以用0.1u和1000p兩顆電容一組，放上適當?shù)臄?shù)量。以這個例子而言，放上兩組，亦即0.1u與1000p各2顆應該是不錯的選擇。電容擺設位置那么，電容需擺多近才有用？以頻率產生器的例子而言，其上升緣時間為1ns，此段時間內信號行進距離為5.43inch。要能及時供應電源，一個大約的估算公式是L/12，亦即0.45inch，或1.15cm內的電容才能完全發(fā)揮作用。超過這個距離，則效用將會減弱。例如，距離成為兩倍的2

19、.3cm，電容的作用將只剩1/8。隔線干擾（cross talk）在相鄰的兩條信號在線，一方的信號變化會感應至另一方，這就是隔線干擾。干擾的成因可看圖13，因為交流的回流電流是透過接地層，并且是經(jīng)過最靠近信號線的接地層來回流。但回流的電流并不只是在接地層的正下方，而是以比例的分布。所以由于回流電流的彼此干擾，信號上也顯出彼此干擾的情形。減少隔線與接地層干擾的方法大概有下列幾種：讓走線層與接地層之間變薄，亦即減少D；增大信號線之間的間距，亦即增加H；或在信號線之間多拉上一條接地線，即守衛(wèi)信號線（guard trace）。守衛(wèi)信號線可以借著增加信號回流的途徑，來分散回流電流。但值得注意的是，現(xiàn)在由

20、于走線層與接地層之間的厚度已經(jīng)普遍降的非常低，守衛(wèi)信號線的作用相對減少。除非它與信號線靠的非常近，不然效果不會太大。電磁干擾只要有電流的來回流動，更精確的來說，是電子的加速度運動，就會產生電磁波，這種天線發(fā)射電波的現(xiàn)象是必然的。工程師的責任，是盡可能減少電路這種電磁波的發(fā)射源，并以通過諸如FCC的Class A或Class B之類的規(guī)范為目標。以下將介紹若干控制電磁干擾的觀念：減小電流回流圈（return loop）多數(shù)的無線電頻率（radio frequency，RF）電磁干擾都是由于信號的回流圈造成的，回流圈愈大，電磁干擾就愈嚴重。電流自然是從來源芯片流至目標芯片的，但回流電流則是由目標芯

21、片經(jīng)過接地層流回到來源芯片。對直流信號而言，回流電流會走最短的直線回到目標芯片，但對高頻的交流信號而言，電感對阻抗的增加已遠大于電阻對阻抗的效應。這就是為什么交流的回流電流會經(jīng)過最靠近信號線的接地層來回流的原理：回流圈愈小，電感愈小。在一般的條件下，回流電流會自動尋找最小的回流圈；但如果在回流路徑上的接地層被隔斷了，回流圈將會變大，而電磁干擾也因此嚴重起來。舉例而言，在圖14的情形：電流經(jīng)由信號線由來源芯片流至目標芯片，但在回流時，由于接地層被壕溝（moat）所隔開，因此造成回流圈變大的問題。因此一般而言，信號線是禁止跨越接地層的壕溝的。另一個減少電流回流圈的應用，是在芯片的電源接腳旁接上旁路

22、電容。由于芯片的工作頻率愈來愈高，在遠處的電源供應器無法及時供應足夠的電流，而造成電源上的高頻噪聲。若是能加上旁路電容，則這些高頻噪聲在旁路電容處就獲得了回流的路徑，而減少了回流圈。如圖15所示。20H法則在電路板的邊緣，由于電源層會與信號的能量相耦合，也會發(fā)射出電磁干擾。如圖16所示：電源層與接地層之間的電場在板邊突出，因而影響周邊也較嚴重，稱為邊緣效應（fringing）。解決方法在于把電源層內縮，使得電場只在接地層的范圍內傳導，如圖17所示。那么要內縮多少呢？以一個H（0.12 inches）為單位，若是內縮20H則可以將70%的電場限制在接地層的邊緣內；內縮100H則可以將98%的電場

23、限制在內。要注意的是，在將電源層挖空之后，必須也把信號線移至電源層或接地層之內，以獲得較近的電流回流路徑。3W法則有些訊號，尤其是固定周期的頻率訊號，帶有強烈的高頻成分。當它與其它信號線太靠近時，會將這些已達RF頻率的能量傳到其它的信號上，帶來EMI的困擾。尤其若是被感染的信號線接往I/O的連接頭時，這個問題就更加嚴重。這個問題其實就是前一節(jié)所提的隔線干擾。對EMI而言，通常要求信號線中心對信號線中心的距離，維持3倍信號線寬度的距離，稱為3W法則，如圖18所示。3W法則可保持70%的電場不互相干擾。若要達到98%的電場不互相干擾，可使用10W的間距。濾波電容與電感為了去除信號上高頻成分對EMI的不良影響，工程師常在信號在線加上濾波用的電容與電感。通常而言，并聯(lián)旁路電容可去除I/O連接頭與信號在線的差動模式（differential-mode）RF電流；串聯(lián)電感則可以去除信號在線的共通模式（common-mode）RF電流。值得注意的是，這些濾波電容與電感除了濾去高頻噪聲外，也會濾去信號的高頻部份，使得信號的上升時間與下降時間變慢。因此最大多數(shù)是應用在信號頻率不高，但EMI問題最容易凸顯的I/O信號線部份。電源層