VGA顯示器彩色信號發(fā)生器電路

1、EDA課程設(shè)計報告VGA顯示器彩色信號發(fā)生器電路班級：08通信A班 姓名：崔 儒 學號： 0815231013 指導老師： 凌朝東 摘要：VGA(Video Graphic Array)接口是與顯示器進行通信的唯一接口。通過FPGA器件控制RGB信號、行同步信號、場同步信號等信號，并參照有關(guān)標準，最后可以實現(xiàn)對VGA顯示器的控制。本設(shè)計與傳統(tǒng)的圖像顯示方法不同，為節(jié)省儲存空間在設(shè)計中采用R、G、B三種基色利用FPGA芯片和EDA設(shè)計方法，可以顯示8種顏色，設(shè)計出針對性強的VGA顯示控制器，而且不需要依靠計算機，既能夠大大降低成本，又可以滿足生產(chǎn)實踐中不斷變化的需要，同時產(chǎn)品的升級換代也方便迅速

2、。本設(shè)計采用Altera公司的EDA軟件0uartus II，并以Cylone系列FPGA器件為硬件平臺進行系統(tǒng)設(shè)計。關(guān)鍵詞：VGA；FPGA：VHDL；Ouartus II目錄1、系統(tǒng)設(shè)計.42、單元電路設(shè)計63、軟件設(shè)計84、系統(tǒng)測試.115、小結(jié)126、參考文獻127、附錄.13一、 系統(tǒng)設(shè)計1、設(shè)計要求：VGA顯示器彩色信號發(fā)生器電路，能在VGA顯示器上顯示8種顏色的圖形（條型、方塊型）。 2、系統(tǒng)設(shè)計方案：方案一：采用傳統(tǒng)的圖像顯示方法，將圖像數(shù)據(jù)傳回電腦在傳輸過程中通過CPU對圖像數(shù)據(jù)信號進行控制，通過顯示器顯示出來。方案二：采用FPGA和EDA的設(shè)計方法，通過FPGA器件控制RG

3、B信號、行同步信號、場同步信號等信號，并參照有關(guān)標準，最終可以實現(xiàn)對VGA的控制。方案一為傳統(tǒng)的圖像顯示方法，在傳輸過程中需要CPU不斷對圖像數(shù)據(jù)信號進行控制，這樣就造成了CPU的浪費，同時系統(tǒng)還需要依賴電腦，降低了系統(tǒng)的靈活性。方案二是利用可編程器件FPGA和EDA的設(shè)計方法，可以根據(jù)設(shè)計的需要設(shè)計出針對性比較強的VGA顯示器，而且不需要依靠計算機，大大降低了成本提高了系統(tǒng)的靈活性。綜合上訴分析本設(shè)計中采用方案二。3、系統(tǒng)的工作原理：計算機顯示器的顯示有許多接口標準，常見的有VGA、SVGA等。VGA接口，也叫D-Sub接口，是15針的梯形插頭，分成3排，每排5個，傳輸模擬信號。VGA接口采

4、用非對稱分布的15針連接方式，其工作原理是：將顯存內(nèi)以數(shù)字格式存儲的圖像(幀)信號在RAMDAC里經(jīng)過模擬調(diào)制成模擬高頻信號，然后再輸出到顯示設(shè)備成像。VGA支持在640 X480的較高分辨率下同時顯示16種色彩或256種灰度，同時在320×240分辨率下可以同時顯示256種顏色。常見的彩色顯示器一般由CRT（陰極射線管）夠成，彩色是有R、G、B（紅：Red,綠：Green，藍：Blue）三基色組成，用逐行掃描的方式解決圖像顯示。陰極射線槍發(fā)出的電子束打在涂有熒光粉的屏幕上，產(chǎn)生R、G、B三基色，合成一個彩色像素。掃描從屏幕的左上方開始，從左到右，從上到下，逐行掃描，每掃完一行，電子

5、束回到屏幕的左邊下一行的起始位置，在這期間對電子束進行行消隱，每行結(jié)束時，用行同步信號進行行同步，掃描完所有行，用場同步信號進行場同步，并使掃描回到屏幕的左上方，同時進行場消隱，并預(yù)備進行下一次的掃描。在本設(shè)計中采用普通的VGA顯示器，一共引出5條信號線：R、G、B：三基色信號；HS：行同步信號；VS：場同步信號。在設(shè)計過程中嚴格按照VGA的工業(yè)標準要求進行設(shè)計，其中時鐘頻率為25.175MHZ，行頻為31469HZ，場頻為59.94HZ。4、實現(xiàn)電路：VGA顯示器二、單元電路設(shè)計1、時序信號的產(chǎn)生圖片要想在顯示器上顯示出來，它主要需要5個信號，行同步信號HS(Hor i ZontalSync

6、)、場同步信號VS(VerticalSync)和RGB三基色信號。VGA時序控制模塊是整個顯示控制器的關(guān)鍵部分，最終輸出的行、場同步信號必須嚴格按照VGA時序標準產(chǎn)生相應(yīng)的脈沖信號。圖1和圖2所示為行掃描和場掃描的時序圖。圖1行掃描時序示意圖圖2場掃描時序示意圖對此5個信號的時序驅(qū)動，VGA顯示器也要嚴格遵守“VGA-I-業(yè)標準”即640×480 X 60Hz模式，否則會損害V6A顯示器。行、場掃描時序要求如表1和表2所示。表1 行掃描時序要求：(單位：像素即輸出一個像素PixeI的時間間隔)表2 場掃描時序要求：（單位：行即每輸出一行l(wèi)ine的時間間隔）VGA的工業(yè)標準顯示模式要求

7、行同步和場同步都為負極性，即同步頭脈沖要求是負脈沖。對于一些VGA顯示器，HS和VS的極性可正可負，顯示器內(nèi)可以自動轉(zhuǎn)換為正極性邏輯。在圖1和圖2中，R、G、B為正極性信號即高電平有效。當VS=0、HS=1時，CRT現(xiàn)實的內(nèi)容為亮的過程，即正向掃描過程約為26us。當一行掃描完畢，行同步HS=1，約需6us。期間，CRT掃描產(chǎn)生消隱，電子束回到CRT左邊下一行的起始位置（X=0，Y=1）；當掃描完480行后，CRT的場同步VS=1，產(chǎn)生場同步使掃描線回到CRT的第一行第一列（X=0，Y=0）處（約為兩個行周期）。2、彩色信號的生成本設(shè)計中采用3位數(shù)字表達式R、G、B（純數(shù)字方式）三種基色，可以

8、顯示8中顏色，表三是此八種顏色的對應(yīng)的編碼電平。利用數(shù)字邏輯關(guān)系將R、G、B進行邏輯運算便可得到顯示的圖形。表三 顏色編碼顏色黑藍紅品綠青黃白R00001111G00110011B010101013、顯示控制模塊經(jīng)編譯后的彩條信號經(jīng)過顯示模塊處理后送到顯示器進行顯示。利用行、場同步信號的計數(shù)器，在圖像有效區(qū)間內(nèi)按照圖片的大小劃定行和列的起始坐標和終止坐標。本設(shè)計使用和行、場計數(shù)器相同頻率的時鐘信號作為圖像地址計數(shù)器的時鐘，當掃描信號到達顯示圖片的區(qū)間時，圖像地址計數(shù)器開始計數(shù)，同時從相應(yīng)位置讀出數(shù)據(jù)送往顯示器進行顯示，顯示模塊的輸出直接連到VGA的接口。在設(shè)計中還增加了一個模式選擇按鍵MD，用

9、來控制圖像的顯示模式，本設(shè)計中共有6中顯示變化的圖像如表4所示。表4 彩色信號發(fā)生器的顯示模式1橫彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白2豎彩條1：白黃青綠品紅藍黑2：黑藍紅品綠青黃白3棋盤格1：棋盤格顯示模式12：棋盤格顯示模式2三、軟件設(shè)計本設(shè)計采用Altera公司的EDA軟件0uartus II，采用VHDL語言進行軟件程序的編寫，來實現(xiàn)VGA彩條信號顯示控制器的設(shè)計。流程圖為 具體程序為：LIBRARY IEEE; - VGA顯示器 彩條 發(fā)生器USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY C

10、OLOR IS PORT ( CLK, MD : IN STD_LOGIC; HS, VS, R, G, B : OUT STD_LOGIC ); - 行場同步/紅，綠，藍END COLOR;ARCHITECTURE behav OF COLOR IS SIGNAL HS1,VS1,FCLK,CCLK : STD_LOGIC; SIGNAL MMD : STD_LOGIC_VECTOR(1 DOWNTO 0);- 方式選擇 SIGNAL FS : STD_LOGIC_VECTOR (3 DOWNTO 0); SIGNAL CC : STD_LOGIC_VECTOR(4 DOWNTO 0); -

11、行同步/橫彩條生成 SIGNAL LL : STD_LOGIC_VECTOR(8 DOWNTO 0); -場同步/豎彩條生成 SIGNAL GRBX : STD_LOGIC_VECTOR(3 DOWNTO 1);- X橫彩條 SIGNAL GRBY : STD_LOGIC_VECTOR(3 DOWNTO 1);- Y豎彩條 SIGNAL GRBP : STD_LOGIC_VECTOR(3 DOWNTO 1); SIGNAL GRB : STD_LOGIC_VECTOR(3 DOWNTO 1);BEGIN GRB(1) <= (GRBP(1) XOR MD) AND HS1 AND VS1

12、; GRB(2) <= (GRBP(2) XOR MD) AND HS1 AND VS1; GRB(3) <= (GRBP(3) XOR MD) AND HS1 AND VS1; PROCESS( MD ) BEGIN IF MD'EVENT AND MD = '0' THEN IF MMD = "10" THEN MMD <= "00" ELSE MMD <= MMD + 1; END IF; -三種模式 END IF; END PROCESS; PROCESS( MMD ) BEGIN IF MMD =

13、 "00" THEN GRBP <= GRBX; - 選擇橫彩條 ELSIF MMD = "01" THEN GRBP <= GRBY; - 選擇豎彩條 ELSIF MMD = "10" THEN GRBP <= GRBX XOR GRBY; -產(chǎn)生棋盤格 ELSE GRBP <= "000" END IF; END PROCESS; PROCESS( CLK ) BEGIN IF CLK'EVENT AND CLK = '1' THEN - 12MHz 13分頻 I

14、F FS = 12 THEN FS <= "0000" ELSE FS <= (FS + 1); END IF; END IF; END PROCESS; FCLK <= FS(3); CCLK <= CC(4); PROCESS( FCLK ) BEGIN IF FCLK'EVENT AND FCLK = '1' THEN IF CC = 29 THEN CC <= "00000" ELSE CC <= CC + 1; END IF; END IF; END PROCESS; PROCESS(

15、 CCLK ) BEGIN IF CCLK'EVENT AND CCLK = '0' THEN IF LL = 481 THEN LL <= "000000000" ELSE LL <= LL + 1; END IF; END IF; END PROCESS; PROCESS( CC,LL ) BEGIN IF CC > 23 THEN HS1 <= '0' -行同步 ELSE HS1 <= '1' END IF; IF LL > 479 THEN VS1 <= '0&

16、#39; -場同步 ELSE VS1 <= '1' END IF; END PROCESS; PROCESS(CC, LL) BEGIN IF CC < 3 THEN GRBX <= "111" - 橫彩條 ELSIF CC < 6 THEN GRBX <= "110" ELSIF CC < 9 THEN GRBX <= "101" ELSIF CC < 12 THEN GRBX <= "100" ELSIF CC < 15 THEN GR

17、BX <= "011" ELSIF CC < 18 THEN GRBX <= "010" ELSIF CC < 21 THEN GRBX <= "001" ELSE GRBX <= "000" END IF; IF LL < 60 THEN GRBY <= "111" - 豎彩條 ELSIF LL < 120 THEN GRBY <= "110" ELSIF LL < 180 THEN GRBY <= &

18、quot;101" ELSIF LL < 240 THEN GRBY <= "100" ELSIF LL < 300 THEN GRBY <= "011" ELSIF LL < 360 THEN GRBY <= "010" ELSIF LL < 420 THEN GRBY <= "001" ELSE GRBY <= "000" END IF; END PROCESS; HS <= HS1 ; VS <= VS1 ;R <= GRB(2) ;G <= GRB(3) ; B <= GRB(1);END behav;四、系統(tǒng)測試采用Cylone系列FPGA器件為硬件平臺進行系統(tǒng)測試，芯片型號為EP2C5T144C8。測試步驟為：首先對設(shè)計文件進行綜合，然后加載波形進行時序仿真和功能仿真；將設(shè)計文件下載到試驗箱上進行硬件測試。綜合結(jié)果如下：功能仿真結(jié)果：在時鐘線號的激勵下產(chǎn)生了掃描信號，同時在MD的控制下，R、G、B分別產(chǎn)生了所需要的彩