高速電路設(shè)計

1、高速數(shù)字電路設(shè)計及EMC、EMI考慮l主題:1.高速電路設(shè)計；2.EMC、EMI考慮l本次講座中將介紹到的內(nèi)容：1.微帶線、帶狀線的設(shè)計概念 2.常見的電路匹配措施 3.高速電路設(shè)計的一般原則和調(diào)試方法 l電磁兼容考慮 （下一次交流）l高速數(shù)字信號的概念 1.高速數(shù)字信號由信號的邊沿速度決定 2.上升時間小于4倍信號傳輸時延可視為高速信號 3.另一個角度理解：非穩(wěn)定時間在1/4周期以上 l2.1微帶線（Microstrip） l2.2帶狀線（Stripline） l2.3印制板的經(jīng)驗設(shè)計數(shù)據(jù) l2.4同軸線（Coaxial Cable） l2.5雙絞線（Twisted-pair Cable）

2、l微帶線的模型：l微帶線的決定參數(shù)：W,t,h,rl微帶線的相關(guān)參數(shù)：特征阻抗、傳輸延遲、固有電容、固有電感（見下一頁）l規(guī)律規(guī)律：微帶線傳輸延遲只與板材的介質(zhì)參數(shù)和線長有關(guān)，而與板厚、線寬、特征阻抗等無關(guān)。l經(jīng) 驗 參 數(shù)經(jīng) 驗 參 數(shù) ： 微 帶 線 的 傳 輸 延 遲 為0.145nS/inchl帶狀線的模型：l帶狀線的決定參數(shù)：W,t,h,rl帶狀線的相關(guān)參數(shù)：特征阻抗、傳輸延遲、固有電容、固有電感（下一頁）l規(guī)律：帶狀線傳輸延遲只與板材的介質(zhì)參數(shù)和線長有關(guān)，而與板厚、線寬、特征阻抗等無關(guān)。l經(jīng) 驗 參 數(shù) ： 帶 狀 線 的 傳 輸 延 遲 為0.185nS/inchl常用印制電路板

3、的材料：FR-4（r在4.55之間）l75微帶線：wh；50微帶線：w2h；25微帶線：w3.5h；l75帶狀線：w0.125h；50帶狀線：w0.333h；l雙面電路板一般厚度：1.68mm（66mil），銅層厚度：0.05mm（2mil）l四層板一般總厚度（中間厚，兩邊薄型）：1.58mm（62mil），中間厚度：0.9mm（35mil）上下夾層厚度：0.33mm（14mil），銅皮厚度：0.05mm（2mil）線寬8mil10mil 12mil 18mil 24mil 30mil 50mil雙面1351291231121039679四層79736855463923l同軸線的模型： l同軸

4、線的決定參數(shù)：d1,d2,rl同軸線的相關(guān)參數(shù)：特征阻抗、傳輸延遲 l規(guī)律：同軸線傳輸延遲只與電纜的介質(zhì)參數(shù)和線長有關(guān)，而與線內(nèi)徑、線外徑、特征阻抗等無關(guān)。線外徑越細，特征阻抗越?。痪€內(nèi)徑越細，趨膚效應(yīng)越明顯。l經(jīng)驗參數(shù)：一般的寬頻同軸線一空氣為介質(zhì)，50同軸線外徑/內(nèi)徑2.3，75同軸線外徑/內(nèi)徑3.5。插入介質(zhì)時，可以將同軸線的外徑減少，但增加了插入損耗，限制了頻帶。常用50同軸線使用空心骨架方法，75同軸線使用插入介質(zhì)的方法。l雙絞線的模型： l雙絞線的決定參數(shù)：d,S,r l雙絞線的相關(guān)參數(shù)：特征阻抗、傳輸延遲 l規(guī)律：雙絞線傳輸延遲只與電纜的介質(zhì)參數(shù)和線長有關(guān)，而與線內(nèi)徑、線間距離、

5、特征阻抗等無關(guān)。l經(jīng)驗參數(shù)：一般雙絞線特征阻抗為100，膠合的越緊密，特征阻抗越均勻；平行線也可以看作是一種松膠合的雙絞線，一般電視上的平行線特征阻抗為300 常見的高速數(shù)字電路有l(wèi)ECL（Emitter Coupled Logic）、lCML（Current Mode Logic）、lGTL（Gunning Transceiver Logic）、lBTL（Backplane Transceiver Logic）、lTTL（Tansistor Tansistor Logic）、lHCMOS（High-speed Complementary Metal Oxide Secmiconductor）

6、、lLVDS（Low Voltage Differential Signaling）l等等而我們設(shè)計中常用到的是后面三種 l驅(qū)動能力強，高電平輸出電流可達32mA，低電平灌入電流可達64mA；高電平輸出電阻一般為30，低電平輸出阻抗低達10以下。l有阻尼輸出現(xiàn)象（輸出匹配電阻大概33左右），高低電平電流均為12mA。l速度較快，上升時間在幾個nS范圍內(nèi)，觸發(fā)翻轉(zhuǎn)頻率可達100MHz以上，但是pin to pin時延常在10nS左右。l常用的高速TTL器件一般為AC、F、ACT、AL、等系列，F(xiàn)系列速度最高，但功耗也最大，帶T的系列是低壓3.3V器件。l驅(qū)動能力較強，電平范圍可達電源電壓，高低電

7、平驅(qū)動能力均等，輸出阻抗在幾個到20之間。l阻尼現(xiàn)象不明顯（輸出匹配電阻有傳輸線特征阻抗決定）l速度快，上升時間在1、2nS到10、20nS都有，速度差異較大。l常用的HCOMS器件有74HC、HCT、HCU。帶T的系列是低壓3.3V器件，帶U的系列是輸出不帶緩沖的。一般的專用芯片輸入輸出均采用HCOMS電路來達到降低功耗的目的，而HCOMS電路的輸入都兼容TTL電平輸入。 lLVDS電路是采用差分形式平衡傳輸極高速的數(shù)字信號。l為了降低相互干擾，采用了低壓傳輸技術(shù)和終端匹配技術(shù)，達到一對普通雙絞線上傳輸?shù)腅MC、EMI最佳、最快、最省傳輸媒體成本的傳輸方案，l但是LVDS驅(qū)動芯片的價格都不低

8、。 l4.1電路適配、失配概念 電路匹配的目的 、反射現(xiàn)象的產(chǎn)生電路不匹配的后果 l4.2終端匹配措施 l4.3源端匹配措施 l電路匹配的目的：防止各種反射現(xiàn)象，使得接收端在一定的噪聲容限下可以接受信息。l反射現(xiàn)象的產(chǎn)生：傳輸過程中任何的不均勻現(xiàn)象，如阻抗變化、直角走線等都會引起信號在傳輸線上來回反射。反射的結(jié)果對模擬信號的表現(xiàn)是形成駐波，對數(shù)字信號表現(xiàn)為沿跳地方的振鈴和過沖。l電路不匹配的后果：形成強烈的電磁干擾，經(jīng)常出現(xiàn)數(shù)據(jù)誤判現(xiàn)象，嚴重的話對輸入器件會造成永久性的損壞。 振鈴和過沖 反射原理l終端匹配的原則是使得終端負載電阻盡量接近傳輸線的特征阻抗。l直流匹配方法：直流匹配方法：使得傳輸

9、終端的上升、下降沿均勻匹配，適用于非周期信號。 l使得傳輸終端某一頻率范圍內(nèi)負載均勻，適用于時鐘信號等周期性較強的信號.l對于周期性不強的信號（如幀脈沖），不建議使用交流匹配措施差分直流匹配 差分交流匹配l源端匹配的原則是使得信號源端的輸出阻抗與傳輸線的特征阻抗接近。避免反射回來的信號進入源端器件。l匹配方法：一般器件有自己的輸出電阻，所以串入電阻R一般小于Z0 l5.1同步邏輯設(shè)計 l5.2適當?shù)囊胧?l5.3對極高速的信號采用對稱傳輸 l5.4了解每一根高速信號的電流環(huán)路l5.5信號布線是否滿足微帶線、帶狀線條件 l5.6重視電源濾波 l5.7沿跳信號考慮走線延時 l5.8高速信號測試

10、方法 l5.9噪聲容限的概念 l5.10地反彈現(xiàn)象 l5.11連接器件對高速系統(tǒng)的影響 l高速邏輯電路的最有設(shè)計：盡量使用一個同步系統(tǒng)時鐘來產(chǎn)生各種邏輯，盡量避免依賴于時延來設(shè)計系統(tǒng)，避免采用異步邏輯設(shè)計。l輸入輸出建議使用同步時鐘進行采集；內(nèi)部狀態(tài)機制全部使用同步跳轉(zhuǎn)；時鐘切換使用互鎖電路，避免毛刺產(chǎn)生；功能屏蔽使用ENA信號，不能在時鐘端作與或邏輯。 有問題的同步電路 建議使用的同步控制 l了解器件的輸入、輸出結(jié)構(gòu)（IBIS模型），選用適當?shù)钠ヅ潆娐返耐瑫r，考慮節(jié)省功耗和一定的電路噪聲容限下，可以適當?shù)囊胧?。l在考慮功耗的情況下可以引入一定的失配，取R1/R2=1.5Z0，即符合TTL

11、的噪聲容限，又可節(jié)省一定功耗。l一般極高速信號頻率范圍：100MHz以上，建議選用互補對稱邏輯，以降低對電源的要求。l原因：高速信號非平衡傳輸對電源地平面噪聲影響大。 l對高速信號地回流路徑分析。l原則：回流面積越小干擾越少。1.對于低頻信號，電流流經(jīng)電阻最小的路徑（直線路徑）2.對于高頻信號，電流回流經(jīng)過電感最小的路徑（也就是環(huán)路面積最小的路徑，最小電感回流路徑正好在信號導(dǎo)線下面） 高低頻信號回流比較 高頻電流回流密度高頻回流電流的相互干擾l注意信號布線模型類型，高速信號要有回流地相配（不是屏蔽地）l微帶線一般使用在雙面板、四層板l帶狀線只用于6層板或者8層板，4層板不建議使用l信號布線注意

12、特征阻抗l器件輸如注意串聯(lián)匹配電阻作保護，特別是板間連接（使用排線連接型的）l去耦電容和隔離電感的布局位置和參數(shù)選擇要謹慎。l芯片間使用低阻抗的地平面連接l電源引線盡量短而粗l電源和地平面之間應(yīng)該滿足交流低阻通路條件，使用適當?shù)呐月冯娙輑在大電流電源線上串接共模扼流圈（Common Mode Choke）抑制共模干擾l電源走線與地平面平行，中間避免形成電源環(huán)路布線l在滿足速度要求的情況下，盡量選擇速度低一點的（沿跳時間長的），l高速信號走線時延對沿跳信號的影響主要是引起相位抖動，造成沿跳到達每個器件的時間不同時。l沿跳敏感的信號注意走線，建議走圓角l注意滿足傳輸線條件l同時注意屏蔽措施 l選用

13、50輸入阻抗的測量設(shè)備，寬頻帶的探頭（10檔比1檔頻帶要寬）來測量高速信號。l選擇好測量點，不同的測試點位置測量結(jié)果有所不同。 l注意測試的接地點選擇，越靠近測試點的地平面越好l注意儀器的增益帶寬級，頻率越高放大不能越大l容限是為了補償數(shù)字信號在實際系統(tǒng)中不夠理想的傳輸和接收。 l產(chǎn)生原因：l1 直流電流在不同器件的地平面之間會形成電位差，因此發(fā)送接收器件都有一定的參考地電位差。l2 高速回流電流在地平面電感上會產(chǎn)生突發(fā)地電壓降，引起器件間地電勢差。l3 相鄰信號線通過電容耦合或者互感引入串擾，疊加在接收器件上。l4 傳輸中振鈴、反射等使得信號畸變。5.某些器件地閾值電壓會隨溫度、適度變化。 l概念：由于輸出的高速開關(guān)引起內(nèi)部參考地平面的電壓偏移。l影響：對發(fā)送影響不大，主要影響接收器件，相當于疊加在輸入信號上的一個噪聲信號。l幾種封裝型號的引線電感舉例：DIP 14DIP 68PLCC68SOP 148nH35nH7nH0.1Hl 降低開關(guān)速度。l增加地引線，特別是芯片內(nèi)部多個地線引出引腳，在印制板上分開接地。l對輸入電路分配一個地參考引腳（一般高速芯片接口都有）l采用差分輸入方式連接器件要注意以下事項：l互感（引起串擾）、串連電感（引起時延）、寄生電容（引起畸變）l接插件的選擇，傳輸線的選型，板間、機