FPGA_ASIC-SoC驗(yàn)證環(huán)境搭建方法的研究

1、 電子發(fā)燒友 電子技術(shù)論壇SoC驗(yàn)證環(huán)境搭建方法的研究何 偉，張多利，周 萌，高明倫（合肥工業(yè)大學(xué)微電子設(shè)計(jì)研究所，安徽合肥 230009）摘要：本文從SoC (System on a Chip)驗(yàn)證環(huán)境外在的框架結(jié)構(gòu)、內(nèi)在的驗(yàn)證數(shù)據(jù)的組織與管理和體現(xiàn)其工作原理的系統(tǒng)腳本的設(shè)計(jì)思想三方面出發(fā)，討論SoC驗(yàn)證環(huán)境的搭建方法，并使搭建的驗(yàn)證環(huán)境具有靈活、可重用、可配置性的特點(diǎn)。最后利用Bourne Shell腳本給出了一個(gè)具體實(shí)現(xiàn)。目前該驗(yàn)證系統(tǒng)已應(yīng)用于工程實(shí)踐和教學(xué)研究中。關(guān)鍵詞：驗(yàn)證環(huán)境；重用性；配置性；Makefile中圖分類號(hào)：TN407 文獻(xiàn)標(biāo)志碼：AResearch on Develo

2、ping Method of SoC Verification EnvironmentHe Wei ,Zhang Duoli,Zhou Meng,Gao Minglun(Institute of VLSI Design , Hefei University Of Technology ,Hefei, Anhui 230009，China) Abstract:This paper introduce the developing method of verification environment based on SoCexternal framework structure, intrins

3、ic methods of organizing the data and the designidea of the scripts, satisfy the need of reusability、flexibility and configuration.Finally supply a implementation with script of Bourne shell.Now the verification environment has been used in projects and research.Keywords：verification environment；reu

4、sability；configuration；Makefile1、引言在SoC的設(shè)計(jì)過(guò)程中，驗(yàn)證是影響項(xiàng)目開(kāi)發(fā)進(jìn)度的關(guān)鍵因素。主要原因在于隨著SoC芯片復(fù)雜度的提高，驗(yàn)證的規(guī)模也成指數(shù)級(jí)的增加。工業(yè)實(shí)踐表明，在目前的設(shè)計(jì)流程中，驗(yàn)證所需時(shí)間已經(jīng)占到整個(gè)設(shè)計(jì)周期的70%，甚至高達(dá)85以上1。功能驗(yàn)證已經(jīng)成為集成電路設(shè)計(jì)和開(kāi)發(fā)的瓶頸2。為了縮短芯片的設(shè)計(jì)周期，加快產(chǎn)品的面市時(shí)間(time-to-market),設(shè)計(jì)一個(gè)具有靈活性、可配置性及具有一定重用性的驗(yàn)證環(huán)境成為必要。所謂驗(yàn)證環(huán)境是指對(duì)設(shè)計(jì)進(jìn)行驗(yàn)證時(shí)為了便于使用、管理和協(xié)同工作而設(shè)計(jì)的一個(gè)環(huán)境。在該環(huán)境下，能啟動(dòng)驗(yàn)證所需要的一系列工具，并可以

5、對(duì)設(shè)計(jì)的仿真結(jié)果進(jìn)行分析和整理，利用系統(tǒng)腳本，還可實(shí)現(xiàn)整個(gè)驗(yàn)證流程的自動(dòng)化。目前已有多家公司開(kāi)發(fā)了各自的驗(yàn)證平臺(tái)，但都各具特色，且其體系結(jié)構(gòu)和實(shí)現(xiàn)方法通常并不公開(kāi)。本文從工程實(shí)踐角度出發(fā)，從平臺(tái)架構(gòu)|、驗(yàn)證數(shù)據(jù)和腳本三方面闡述驗(yàn)證環(huán)境的搭建方法，以期對(duì)SoC的設(shè)計(jì)方完成其芯片的驗(yàn)證，進(jìn)而開(kāi)發(fā)自己的驗(yàn)證平臺(tái)能有一定的借鑒作用。2、驗(yàn)證模式與平臺(tái)架構(gòu)從設(shè)計(jì)角度講，知識(shí)產(chǎn)權(quán)IP模塊的集成與重用技術(shù)極大地提高了系統(tǒng)芯片SoC的設(shè)計(jì)效率。從驗(yàn)證角度看，為進(jìn)行單個(gè)IP的驗(yàn)證所設(shè)計(jì)的具有一定重用性的驗(yàn)證模型稱之為驗(yàn)證IP(VIP：Verification IP)，而進(jìn)行SoC的系統(tǒng)級(jí)驗(yàn)證所搭建的驗(yàn)證環(huán)境本文

6、稱之為SOV(System of Verification)，其相互關(guān)系如圖1所示。 從重用IP可以加速SoC的設(shè)計(jì)得到啟發(fā)，在搭建系統(tǒng)1 圖1 四個(gè)術(shù)語(yǔ)相互關(guān)系級(jí)驗(yàn)證環(huán)境時(shí)，可以重用以前的VIP。這也是對(duì)IP重用概念的拓展，即IP 模塊的重用不僅包括原代碼和網(wǎng)表的重用，還包括其驗(yàn)證環(huán)境的重用。但SoC的驗(yàn)證其復(fù)雜度遠(yuǎn)遠(yuǎn)大于I P模塊的驗(yàn)證，在使用的驗(yàn)證策略和方法上也大不相同。我們需要謹(jǐn)記在SoC中實(shí)際上有兩個(gè)待驗(yàn)證設(shè)計(jì)(DUT:Design Under Test):硬件 電子發(fā)燒友 電子技術(shù)論壇是第一個(gè)DUT，而軟件和硬件構(gòu)成的整體是第二個(gè)DUT3。為了將問(wèn)題局部化，從而更容易定位錯(cuò)誤，實(shí)際

7、對(duì)SoC的驗(yàn)證中，通常遵循自底向上(bottom-up)、分而治之(divide-and-conquer) 、層次化的驗(yàn)證策略，具體的步驟為4：y驗(yàn)證SoC中節(jié)點(diǎn)（IP模塊）作為獨(dú)立功能單元的正確性；y驗(yàn)證IP間接口的正確性，先后從事務(wù)級(jí)和數(shù)據(jù)內(nèi)容上進(jìn)行驗(yàn)證；y在全芯片級(jí)別上運(yùn)行一組復(fù)雜度逐漸提高的應(yīng)用程序；y建立芯片原型，運(yùn)行全套的應(yīng)用程序作為最后的驗(yàn)證?；谏厦嬗懻摰乃膫€(gè)步驟，對(duì)SoC的驗(yàn)證分別設(shè)計(jì)了四種驗(yàn)證模式，分別是：從驗(yàn)證模式(slave)、主驗(yàn)證模式(master)、全芯片模式(full chip)、硬仿真模式(emulation)。一般來(lái)講，一個(gè)完整的SoC驗(yàn)證流程應(yīng)該包括上述四

8、種模式，否則在流片前只能看做是未完成驗(yàn)證的設(shè)計(jì)。由于SoC一般是由統(tǒng)一的總線結(jié)構(gòu)連接起來(lái)的IP核的聚集，基于總線結(jié)構(gòu)的驗(yàn)證模型是目前SoC中比較成熟的技術(shù)5。因此這里各種驗(yàn)證模式架構(gòu)的設(shè)計(jì)也基于層次化片上總線的SoC典型結(jié)構(gòu)。下面分別對(duì)這四種驗(yàn)證模式進(jìn)行介紹：(1) 從驗(yàn)證模式：主要用于單個(gè)IP的驗(yàn)證,在SoC結(jié)構(gòu)模型中主要對(duì)應(yīng)于外設(shè)總線（Peripheral bus）上的IP。在該模式下，處理器總線由外部總線驅(qū)動(dòng)器(bus driver)直接控制6。需要使用總線功能模型（BFM：Bus Functional Model）來(lái)產(chǎn)生足夠數(shù)量的仿真周期，用總線監(jiān)視器（Monitor）來(lái)檢查總線上的事

9、務(wù)變化。激勵(lì)一般用硬件描述語(yǔ)言構(gòu)成。(2) 主驗(yàn)證模式：主要用于驗(yàn)證模塊間的互連和簡(jiǎn)單的處理器程序。由于加入了處理器核，因此主模式應(yīng)能支持軟硬件的協(xié)同驗(yàn)證。同時(shí)驗(yàn)證環(huán)境中使用了外部存儲(chǔ)器的模型。測(cè)試向量使用C和硬件描述語(yǔ)言來(lái)描述：C文件包含處理器要執(zhí)行的軟件程序，而Verilog文件則包括了復(fù)位、監(jiān)視運(yùn)行時(shí)信號(hào)變化、和控制外部存儲(chǔ)器的代碼。對(duì)于編譯后的C代碼，用Verilog中的系統(tǒng)函數(shù)$readmemh下載到外部存儲(chǔ)器中，由芯核取指執(zhí)行。(3) 全芯片模式：工作情況基本上與主模式相同，只是所有的存儲(chǔ)器都在芯片內(nèi)部。外部的總線引腳可以配置成數(shù)字I/O。代碼在內(nèi)部存儲(chǔ)器中運(yùn)行。(4) 硬仿真模式

10、：為了對(duì)芯片的功能和性能進(jìn)行全面評(píng)估，并且加快芯片的仿真速度，必須采用硬件輔助的方法，通常采用FPGA系統(tǒng)評(píng)估板。同時(shí)為了使所有的端口都可以被仿真，使用了端口替代單元(PRU,Port Replacement Unit)6, 當(dāng)待測(cè)芯片的外部端口無(wú)法存取時(shí)（如被外部存儲(chǔ)器使用），該模塊用來(lái)重新創(chuàng)建端口，并模擬端口功能。圖2給出了主模式驗(yàn)證環(huán)境的結(jié)構(gòu)圖，其他三種模式的結(jié)構(gòu)圖與其相似，只是包含的功能組件不同。四種模式包含的功能組件對(duì)照列于表1中。圖2 SoC驗(yàn)證環(huán)境主驗(yàn)證模式結(jié)構(gòu)圖 電子發(fā)燒友 電子技術(shù)論壇表1 四種驗(yàn)證模式功能組件對(duì)照表驗(yàn)證模式功能組件（基本部分）功能組件（附加部分）從模式 主模

11、式 全芯片模式 硬仿真模式 DUT(待驗(yàn)證設(shè)計(jì))、監(jiān)視器模塊、系統(tǒng)任務(wù)庫(kù) 無(wú)（此時(shí)芯核可用stub模型替代）片外存儲(chǔ)器行為級(jí)模型 片上存儲(chǔ)器(如RAM，ROM) 片外存儲(chǔ)器模型、PRU、FPGA開(kāi)發(fā)板注：stub模型是一個(gè)設(shè)計(jì)只有端口描述，而沒(méi)有功能實(shí)現(xiàn)6 。使用stub模型可以避免改變?cè)O(shè)計(jì)的頂層文件。3 驗(yàn)證數(shù)據(jù)的組織與管理SoC的驗(yàn)證環(huán)境可以看作由一組互相關(guān)聯(lián)的數(shù)據(jù)的集合、一組用于執(zhí)行各種算法的EDA工具及組織和協(xié)調(diào)其工作的系統(tǒng)腳本三個(gè)要素構(gòu)成的系統(tǒng)。這里對(duì)驗(yàn)證數(shù)據(jù)的定義是包含了待驗(yàn)證設(shè)計(jì)、驗(yàn)證輔助部件(如總線功能模型、總線監(jiān)視器、存儲(chǔ)器模型等)和測(cè)試集。這里待驗(yàn)證設(shè)計(jì)指我們要驗(yàn)證的SoC

12、或其中一個(gè)子模塊，SoC的結(jié)構(gòu)可能會(huì)有多種變樣，但典型的SoC通常包含如下部件：一個(gè)處理器或處理器子系統(tǒng)|、一根處理器總線、一根外設(shè)總線、兩者之間的總線橋、許多外設(shè)，像數(shù)據(jù)傳輸引擎、數(shù)據(jù)端口(如UARTs、MACs)和控制器(如DMA) 3。總線功能模型是總線功能的一種抽象的描述。其作用是把底層總線的時(shí)序封裝起來(lái)，以任務(wù)或函數(shù)的形式出現(xiàn)，從而向上層提供一個(gè)統(tǒng)一的接口，使上層不必關(guān)心底層的實(shí)現(xiàn)細(xì)節(jié)，而專注于測(cè)試集(testcase)的設(shè)計(jì)。文獻(xiàn)7和8中闡述了總線功能模型的原理和設(shè)計(jì)方法。總線監(jiān)視器用于在驗(yàn)證過(guò)程中對(duì)信號(hào)進(jìn)行實(shí)時(shí)監(jiān)視，并給出報(bào)告，文獻(xiàn)9給出了監(jiān)視器的原理和設(shè)計(jì)方法。本文對(duì)這些驗(yàn)證組

13、件的具體設(shè)計(jì)方法不再闡述，而側(cè)重于對(duì)如此龐大的驗(yàn)證數(shù)據(jù)的組織和管理方法進(jìn)行討論,從而構(gòu)建一個(gè)靈活高效的驗(yàn)證環(huán)境。從根本上說(shuō)，系統(tǒng)運(yùn)行仿真時(shí)必須要解決如下兩個(gè)問(wèn)題，一是測(cè)試平臺(tái)文件，其是對(duì)整個(gè)驗(yàn)證環(huán)境的頂層說(shuō)明，包括了實(shí)際電路模塊和驗(yàn)證模塊的互連、驗(yàn)證庫(kù)單元的引用以及測(cè)試向量。另外一個(gè)就是測(cè)試平臺(tái)文件中引用的所有文件的源代碼及其存儲(chǔ)位置。在將這些數(shù)據(jù)集成到驗(yàn)證環(huán)境中去時(shí)，典型地會(huì)遇到如下問(wèn)題：y在不同的驗(yàn)證模式下，或驗(yàn)證不同的模塊時(shí)，用以構(gòu)成測(cè)試平臺(tái)的組件不盡相同，而如果完全使用手工編寫(xiě)測(cè)試平臺(tái)文件就是一種重復(fù)的工作，且不利于對(duì)整個(gè)驗(yàn)證環(huán)境進(jìn)行配置。y驗(yàn)證數(shù)據(jù)由各功能模塊組成，而模塊通常也包含若

14、干的子模塊，在仿真時(shí)將其一一列出是件煩雜的事情，容易出錯(cuò)且不易管理。高效的數(shù)據(jù)組織和管理方法能提高驗(yàn)證平臺(tái)的自動(dòng)化程度，同時(shí)也利于形成清晰的目錄結(jié)構(gòu)。為了解決以上問(wèn)題，在實(shí)際的項(xiàng)目中采取了如下的措施：(1)首先將構(gòu)成平臺(tái)的各功能模塊根據(jù)其特性分成如下三類：1）模塊：構(gòu)成芯片的實(shí)際電路模塊；2）外部模塊：用于驗(yàn)證的輔助功能單元；3）系統(tǒng)任務(wù)庫(kù)：預(yù)先編寫(xiě)的提供測(cè)試激勵(lì)的函數(shù)集或任務(wù)庫(kù)。(2)為各功能模塊設(shè)計(jì)接口文件，這些接口文件中描述了構(gòu)成測(cè)試平臺(tái)必要的信息，同時(shí)又不涉及到模塊具體的設(shè)計(jì)細(xì)節(jié)。同時(shí)由于不同模塊的接口文件形式上的統(tǒng)一，也有利于腳本進(jìn)行統(tǒng)一的處理。設(shè)計(jì)的接口文件及其作用如下：y模塊的文

15、件列表：model_list，列出了構(gòu)成該模塊的所有子模塊的信息。y模塊的環(huán)境文件：environment，定義了模塊的構(gòu)建環(huán)境，主要包括全局變量和宏定義。y模塊的系統(tǒng)端口說(shuō)明文件：instance，定義了該模塊被例化時(shí)的端口說(shuō)明,通過(guò)該模塊可以將各個(gè)模塊正確地連接起來(lái)，從而避免了對(duì)文件的直接例化。(3)設(shè)計(jì)系統(tǒng)配置文件作為用戶與平臺(tái)的交互文件，配置文件給出了構(gòu)建平臺(tái)需要的功能模塊、仿真過(guò)程的控制選項(xiàng)及所用的庫(kù)文件等信息。這個(gè)文件由用戶管理和修改，體現(xiàn)了平臺(tái)的可配置性。(4)創(chuàng)建一個(gè)通用的測(cè)試平臺(tái)模板文件，該模板文件經(jīng)過(guò)腳本的處理以后，成為一個(gè)說(shuō)明了實(shí)際電路模塊、驗(yàn)證輔助模塊及測(cè)試向量互連關(guān)系

16、的測(cè)試平臺(tái)文件。測(cè)試平臺(tái)模板文件采用支持預(yù)處理器特征的語(yǔ)句來(lái)描述平臺(tái)結(jié)構(gòu)，經(jīng)過(guò)預(yù)處理器CPP的處理，轉(zhuǎn)換為實(shí)際的代碼。圖3是測(cè)試平臺(tái)模板的一個(gè)實(shí)現(xiàn)。使用模板文件來(lái)描述平臺(tái)頂層的互連關(guān)系，體現(xiàn)了平臺(tái)的靈活性。整個(gè)驗(yàn) 3 電子發(fā)燒友 電子技術(shù)論壇證環(huán)境的數(shù)據(jù)組織流程如圖4所示。圖4 驗(yàn)證環(huán)境數(shù)據(jù)組織流程圖4 系統(tǒng)腳本的設(shè)計(jì)思想系統(tǒng)腳本是整個(gè)驗(yàn)證環(huán)境的關(guān)鍵所在，同時(shí)也是形成自動(dòng)化的驗(yàn)證環(huán)境的基礎(chǔ)。在系統(tǒng)腳本的設(shè)計(jì)中，為了提高其可配置性和易維護(hù)性，應(yīng)采用分層的設(shè)計(jì)思想。通常情況下，系統(tǒng)腳本要完成如下任務(wù)：(1) 對(duì)接口文件、配置文件和測(cè)試平臺(tái)模板文件進(jìn)行處理，提取仿真所需要的信息并構(gòu)成測(cè)試平臺(tái)文件，完

17、成仿真模型的建立。(2) 提供與仿真工具、覆蓋率工具等EDA工具和C語(yǔ)言編譯器的接口，以實(shí)現(xiàn)工具與驗(yàn)證環(huán)境的集成。(3) 對(duì)輸入激勵(lì)進(jìn)行處理，運(yùn)行仿真，比較仿真輸出和標(biāo)準(zhǔn)輸出文件(一般通過(guò)對(duì)參考模型加激勵(lì)生成)，最后給出報(bào)告。在本文的環(huán)境下，腳本執(zhí)行的基本過(guò)程是：首先查找配置文件中的各功能模塊名，再根據(jù)model_list查找其子模塊，如此遞歸進(jìn)行，直到將所有的這些模塊/子模塊全部包含到$basename.runs文件中去，并加入通過(guò)模板方式產(chǎn)生的測(cè)試平臺(tái)文件(其通過(guò)instance文件將各個(gè)模塊正確地連接在一起，并包含了系統(tǒng)所有的環(huán)境變量的定義及測(cè)試向量)，在這基礎(chǔ)之上調(diào)用工具進(jìn)行處理。腳本

18、通常由shell語(yǔ)言或perl語(yǔ)言編寫(xiě)，也可以是兩者混合的形式。圖5給出了Bourne shell腳本對(duì)整個(gè)驗(yàn)證環(huán)境的部分實(shí)現(xiàn)10。 電子發(fā)燒友 電子技術(shù)論壇圖5 驗(yàn)證環(huán)境部分Bourne Shell腳本的實(shí)現(xiàn)上述腳本是構(gòu)建整體驗(yàn)證環(huán)境的，一般稱之為運(yùn)行腳本。在SoC的驗(yàn)證環(huán)境中為實(shí)現(xiàn)驗(yàn)證流程的自動(dòng)化，另一個(gè)不可缺少的腳本是Makefile。在這里利用它主要是處理C語(yǔ)言的激勵(lì)，將C語(yǔ)言格式的激勵(lì)轉(zhuǎn)換成verilog函數(shù)$readmemh能夠識(shí)別的格式。需要依次調(diào)用GCC工具箱中的預(yù)處理器(preprocessor)、編譯器(compiler)、匯編器(assembler)、連接器(linker

19、)及格式轉(zhuǎn)換程序來(lái)完成。Makefile腳本的設(shè)計(jì)方法可參考文獻(xiàn)11。5 結(jié)束與展望本文從驗(yàn)證環(huán)境的架構(gòu)、驗(yàn)證數(shù)據(jù)的組織與管理和腳本的設(shè)計(jì)思想三方面討論了SoC驗(yàn)證環(huán)境的搭建方法，搭建的驗(yàn)證環(huán)境顯著地表現(xiàn)出如下特點(diǎn)：y可重用性：無(wú)論從驗(yàn)證數(shù)據(jù)的組織與管理還是系統(tǒng)腳本的設(shè)計(jì)，本文始終強(qiáng)調(diào)層次化及逐層調(diào)用的思想，很好地體現(xiàn)了重用性的特點(diǎn)。另外本文驗(yàn)證環(huán)境的搭建是基于標(biāo)準(zhǔn)的層次化片上總線的，從而使各功能驗(yàn)證組件可以在近似的項(xiàng)目中被不同程度的重用。y靈活性和可配置性：本文搭建的驗(yàn)證環(huán)境的另外一個(gè)特色是使用了接口文件、頂層模板文件和系統(tǒng)配置文件來(lái)組織驗(yàn)證數(shù)據(jù)，體現(xiàn)了靈活性和可配置性的特點(diǎn)，避免了大量人工

20、重復(fù)勞動(dòng)。最后需要說(shuō)明的是驗(yàn)證環(huán)境的平臺(tái)架構(gòu)具有相對(duì)的穩(wěn)定性，但驗(yàn)證數(shù)據(jù)的組織和管理方法并不統(tǒng)一，本文只是其中的一種實(shí)現(xiàn)而已。另外，本文討論的驗(yàn)證環(huán)境是基于常用的語(yǔ)言(如verilog、C、shell)及工具(如verilog_xl、vcs)，在事務(wù)級(jí)的抽象層次上，基于仿真(simulation)的方法進(jìn)行的，并未涉及到一些高級(jí)的驗(yàn)證語(yǔ)言(如vera)及其他一些驗(yàn)證技術(shù)(如形式化驗(yàn)證)，因此可以在驗(yàn)證環(huán)境中逐步吸收這些新的語(yǔ)言和技術(shù)，進(jìn)一步提高驗(yàn)證的效率，解決功能驗(yàn)證的瓶頸問(wèn)題。參考文獻(xiàn)：1 Thomas L. Anderson.Design intents raise verification levelM.Electronic Engineering Times. 2001.2 Rashinkar, P., Paterson, P., Singh, L.S.ystem-on-a-chip Verification, Methodology andTechniquesM. Kluwer Academic Publishers. 2001.153.3 Guy Mosensoson.Practical Approaches to SoC VerificationM. Technoloyg Paper,2000.1-