第五章存儲器和存儲器子系統(tǒng)教材

1、1 第五章第五章 存儲器及存儲器子系統(tǒng)存儲器及存儲器子系統(tǒng) 2本章內(nèi)容提要本章內(nèi)容提要本章主要介紹：本章主要介紹：存儲器的分類、技術(shù)指標(biāo)、組成及層次結(jié)構(gòu)存儲器的分類、技術(shù)指標(biāo)、組成及層次結(jié)構(gòu)靜態(tài)存儲器（靜態(tài)存儲器（SRAM）只讀存儲器只讀存儲器 （ROM，EPROM， E2PROM， FLASH）動態(tài)存儲器（動態(tài)存儲器（DRAM)存儲器的接口設(shè)計存儲器的接口設(shè)計高速緩沖存儲器（高速緩沖存儲器（Cache）簡介）簡介3第一節(jié)第一節(jié) 存儲器概述存儲器概述 4本節(jié)基本知識本節(jié)基本知識 由于由于CPU的速度不斷提高，處理的信息量不斷增的速度不斷提高，處理的信息量不斷增大，要求存儲器提高存取速度，改進(jìn)存

2、取方式（如突大，要求存儲器提高存取速度，改進(jìn)存取方式（如突發(fā)存取，并行存取等方式）。發(fā)存取，并行存取等方式）。存儲器技術(shù)指標(biāo)存儲器技術(shù)指標(biāo)存儲器分類與性能存儲器分類與性能內(nèi)存的基本組成內(nèi)存的基本組成存儲系統(tǒng)的層次結(jié)構(gòu)存儲系統(tǒng)的層次結(jié)構(gòu)5簡介簡介6一、存儲器的主要技術(shù)指標(biāo)一、存儲器的主要技術(shù)指標(biāo) 1、存儲容量、存儲容量 指它可存儲的信息的字節(jié)數(shù)或比特數(shù)，通常用存指它可存儲的信息的字節(jié)數(shù)或比特數(shù)，通常用存 儲字?jǐn)?shù)（單元數(shù)）儲字?jǐn)?shù)（單元數(shù)） 存儲字長（每單元的比特數(shù)）存儲字長（每單元的比特數(shù)） 表示。表示。 例如：例如： 1Mb=1M 1bit=128k 8bit=256k 4bit=1M位位 1M

3、B=1M 8bit=1M字節(jié)字節(jié) 7一、存儲器的主要技術(shù)指標(biāo)（續(xù)）一、存儲器的主要技術(shù)指標(biāo)（續(xù)） 2、存取速度（可用多項指標(biāo)比表示）、存取速度（可用多項指標(biāo)比表示） （1）存取時間（訪問時間）存取時間（訪問時間）TA 從存儲器接收到讀從存儲器接收到讀/寫命令到信息被讀出或?qū)懭胪瓿蓪懨畹叫畔⒈蛔x出或?qū)懭胪瓿伤璧臅r間（決定于存儲介質(zhì)的物理特性和尋址部件的所需的時間（決定于存儲介質(zhì)的物理特性和尋址部件的結(jié)構(gòu)）。結(jié)構(gòu)）。 例如：例如： ROM存取時間通常為幾百存取時間通常為幾百 ns； RAM存取時間通常為幾十存取時間通常為幾十 ns 到一百多到一百多 ns； 雙極性雙極性RAM存取時間通常為存取

4、時間通常為1020 ns。 8一、存儲器的主要技術(shù)指標(biāo)（續(xù)）一、存儲器的主要技術(shù)指標(biāo)（續(xù)） （2）存取周期）存取周期 TM 指在存儲器連續(xù)讀指在存儲器連續(xù)讀/寫過程中一次完整的存取操作寫過程中一次完整的存取操作所需的時間或者說是所需的時間或者說是CPU連續(xù)兩次訪問存儲器的最小連續(xù)兩次訪問存儲器的最小時間間隔。時間間隔。 （有些存儲器在完成讀（有些存儲器在完成讀/寫操作后還有一些附加動作寫操作后還有一些附加動作 時間或恢復(fù)時間，例如刷新或重寫時。）時間或恢復(fù)時間，例如刷新或重寫時。） TM略大于略大于TA。9一、存儲器的主要技術(shù)指標(biāo)（續(xù)）一、存儲器的主要技術(shù)指標(biāo)（續(xù)） （3）數(shù)據(jù)傳送速率（頻寬）

5、數(shù)據(jù)傳送速率（頻寬）BM 單位時間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬單位時間內(nèi)能夠傳送的信息量。若系統(tǒng)的總線寬度為度為W，則，則BM=W/TM（b/s） 例如：若例如：若W=32位，位，TM=100ns，則，則 BM=32bit /10010-9s=32010+6=320Mbit/s =40MB/s 若若TM=40ns，則，則BM=100MB/s（PCI的的TM=30ns） 早期的早期的PC機(jī)：總線為機(jī)：總線為8位，位，TM=250ns BM=8bit/25010-9=4MB/s 10一、存儲器的主要技術(shù)指標(biāo)（續(xù)）一、存儲器的主要技術(shù)指標(biāo)（續(xù)） 3、體積與功耗、體積與功耗 （嵌入式系統(tǒng)或便攜式

6、微機(jī)中尤為重要）（嵌入式系統(tǒng)或便攜式微機(jī)中尤為重要） 4、可靠性、可靠性 平均故障間隔時間（平均故障間隔時間（MTBF），即兩次故障之間），即兩次故障之間的的平均時間間隔。平均時間間隔。 EPROM重寫次數(shù)在數(shù)千到重寫次數(shù)在數(shù)千到10萬次之間；萬次之間； ROM數(shù)據(jù)保存時限是數(shù)據(jù)保存時限是20年到年到100多年。多年。11二、存儲器的分類與性能二、存儲器的分類與性能1、內(nèi)存儲器、內(nèi)存儲器 也稱主存儲器，但有了也稱主存儲器，但有了Cache后，內(nèi)存包括主存與后，內(nèi)存包括主存與Cache。其速度快，價格貴，容量有限。它包括：。其速度快，價格貴，容量有限。它包括： （1）磁性存儲器）磁性存儲器 磁泡

7、存儲器和磁芯存儲器，信息不易丟失，但容量磁泡存儲器和磁芯存儲器，信息不易丟失，但容量小，體積大。小，體積大。 （2）半導(dǎo)體存儲器）半導(dǎo)體存儲器 雙極性存儲器：速度快，功耗大，價格貴，容量雙極性存儲器：速度快，功耗大，價格貴，容量小。適宜作小。適宜作Cache、隊列等；、隊列等； 12二、存儲器的分類與性能（續(xù)）二、存儲器的分類與性能（續(xù)） MOS存儲器：速度稍慢，集成度高，功耗小，價格便宜。存儲器：速度稍慢，集成度高，功耗小，價格便宜。 a、只讀存儲器、只讀存儲器 ROM：掩膜：掩膜ROM，廠家制造時已編程，用戶不可編程，廠家制造時已編程，用戶不可編程， 不易揮發(fā)。不易揮發(fā)。 PROM：用戶可

8、一次編程（：用戶可一次編程（OTP）。不可擦除。）。不可擦除。 EPROM：UV-EPROM，紫外線擦除可編程，紫外線擦除可編程ROM。 E2PROM：電可擦除可編程：電可擦除可編程ROM。 b、RAM存儲器（隨機(jī)存取存儲器，又稱隨機(jī)讀存儲器（隨機(jī)存取存儲器，又稱隨機(jī)讀/寫存儲器，寫存儲器， 易揮發(fā)）易揮發(fā)） SRAM：靜態(tài)存儲器，掉電后，信息丟失：靜態(tài)存儲器，掉電后，信息丟失-揮發(fā)。揮發(fā)。 DRAM：動態(tài)存儲器，即使不掉電，信息也會丟失，需要：動態(tài)存儲器，即使不掉電，信息也會丟失，需要 定時刷新。定時刷新。 13二、存儲器的分類與性能（續(xù)）二、存儲器的分類與性能（續(xù)）2、外存儲器、外存儲器

9、外存儲器又稱海存，容量大，價格低，不易揮發(fā)，外存儲器又稱海存，容量大，價格低，不易揮發(fā)，但存取速度慢。外存有：但存取速度慢。外存有： 磁表面存儲器：磁鼓，磁盤（硬盤、軟盤）磁表面存儲器：磁鼓，磁盤（硬盤、軟盤） 光存儲器：光存儲器：CD-ROM, DVD-ROM, CD-R, WR-CD 半導(dǎo)體存儲器：半導(dǎo)體存儲器：Flash存儲器（閃存盤，閃存條，存儲器（閃存盤，閃存條， U盤。盤。14二、存儲器的分類與性能（續(xù)）二、存儲器的分類與性能（續(xù)）15三、內(nèi)存的基本組成三、內(nèi)存的基本組成 各種內(nèi)存的內(nèi)部結(jié)構(gòu)各異，但從宏觀上看，通常各種內(nèi)存的內(nèi)部結(jié)構(gòu)各異，但從宏觀上看，通常都有以下幾個部分：存儲體，

10、地址譯碼，讀都有以下幾個部分：存儲體，地址譯碼，讀/寫電路。寫電路。 1、存儲體、存儲體 存儲二進(jìn)制信息的矩陣，由多個基本存儲單元組存儲二進(jìn)制信息的矩陣，由多個基本存儲單元組成，每個存儲單元可有成，每個存儲單元可有0與與1兩種狀態(tài)，即存儲兩種狀態(tài)，即存儲1bit信信息。息。 2、地址譯碼部件、地址譯碼部件 地址線通過譯碼器選中相應(yīng)的存儲單元中的所有地址線通過譯碼器選中相應(yīng)的存儲單元中的所有基本單元。地址線條數(shù)基本單元。地址線條數(shù)n=log2N（N為存儲單元數(shù)）。為存儲單元數(shù)）。 即：即：N=2n ，若，若n=16，N=2n=65536 16三、內(nèi)存的基本組成（續(xù)）三、內(nèi)存的基本組成（續(xù)） 3、

11、讀、讀/寫電路寫電路 讀讀/寫電路由讀出放大器、寫電路由讀出放大器、寫入電路和讀寫入電路和讀/寫控制電路構(gòu)寫控制電路構(gòu)成，通過數(shù)據(jù)線與成，通過數(shù)據(jù)線與CPU內(nèi)的內(nèi)的數(shù)據(jù)寄存器相連。數(shù)據(jù)寄存器相連。內(nèi)存的基本組成框圖如右圖：內(nèi)存的基本組成框圖如右圖：MARMDRCPU地地址址線線控控制制線線數(shù)數(shù)據(jù)據(jù)線線地地址址譯譯碼碼存存儲儲體體讀讀寫寫電電路路內(nèi)內(nèi)存存芯芯片片圖圖5 5. .1 1 內(nèi)內(nèi)存存的的基基本本組組成成 17四、存儲系統(tǒng)的層次結(jié)構(gòu)四、存儲系統(tǒng)的層次結(jié)構(gòu) 為了解決存儲器速度與價格之間的矛盾，出現(xiàn)了為了解決存儲器速度與價格之間的矛盾，出現(xiàn)了存儲器的層次結(jié)構(gòu)。存儲器的層次結(jié)構(gòu)。 1、程序的局

12、部性原理、程序的局部性原理 在某一段時間內(nèi)，在某一段時間內(nèi)，CPU頻繁訪問某一局部的存儲頻繁訪問某一局部的存儲器區(qū)域，而對此范圍外的地址則較少訪問的現(xiàn)象就是器區(qū)域，而對此范圍外的地址則較少訪問的現(xiàn)象就是程序的局部性原理。程序的局部性原理。 層次結(jié)構(gòu)是基于程序的局部性原理的。對大量典層次結(jié)構(gòu)是基于程序的局部性原理的。對大量典型程序運行情況的統(tǒng)計分析得出的結(jié)論是：型程序運行情況的統(tǒng)計分析得出的結(jié)論是：CPU對某對某些地址的訪問在短時間間隔內(nèi)出現(xiàn)集中分布的傾向。些地址的訪問在短時間間隔內(nèi)出現(xiàn)集中分布的傾向。這有利于對存儲器實現(xiàn)層次結(jié)構(gòu)。這有利于對存儲器實現(xiàn)層次結(jié)構(gòu)。18四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）四

13、、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）2、多級存儲體系的組成、多級存儲體系的組成 目前，大多采用三級存儲結(jié)構(gòu)。目前，大多采用三級存儲結(jié)構(gòu)。 即：即：Cache-主存主存-輔存，如下圖：輔存，如下圖：CPU高高速速緩緩存存主存主存 輔存輔存輔助硬件輔助硬件輔助硬、輔助硬、軟件軟件19四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache引入主要解決存取速度，外存引入主要解決引入主要解決存取速度，外存引入主要解決容量要求。容量要求。 CPU內(nèi)的寄存器、內(nèi)的寄存器、Cache、主存、外存都可以存儲、主存、外存都可以存儲信息，它們各有自己的特點和用途。它們的容量從小信息，它們各有自己的特點和用途。它

14、們的容量從小到大，而存取速度是從快到慢，價格與功耗從高到低。到大，而存取速度是從快到慢，價格與功耗從高到低。 Cache又分為指令又分為指令Cache和數(shù)據(jù)和數(shù)據(jù)Cache。20四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)） 3、多級存儲系統(tǒng)的性能、多級存儲系統(tǒng)的性能 考慮由考慮由Cache和主存構(gòu)成的兩級存儲系統(tǒng)，其性能和主存構(gòu)成的兩級存儲系統(tǒng)，其性能主要取決于主要取決于Cache和貯存的存取周期以及訪問它們的和貯存的存取周期以及訪問它們的次數(shù)。（存取周期為次數(shù)。（存取周期為: Tc,Tm ;訪問次數(shù)為訪問次數(shù)為: Nc,Nm） Cache（NC,TC） 主存主存 （Nm,Tm)（

15、1）Cache的命中率的命中率 H= Nc (Nc+Nm)（2）CPU訪存的平均時間訪存的平均時間 Ta= H Tc+ (1-H) Tm 21四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)）四、存儲系統(tǒng)的層次結(jié)構(gòu)（續(xù)） Cache-主存系統(tǒng)的效率主存系統(tǒng)的效率 e= Tc / Ta =1 H+(1-H)Tm/Tc根據(jù)統(tǒng)計分析：根據(jù)統(tǒng)計分析：Cache的命中率可以達(dá)到的命中率可以達(dá)到90%98%當(dāng)當(dāng)Cache的容量為：的容量為：32KB時，命中率為時，命中率為86% 64KB時，命中率為時，命中率為92% 128KB時，命中率為時，命中率為95% 256KB時，命中率為時，命中率為98%22第二節(jié)第二節(jié) 半導(dǎo)體靜態(tài)

16、存儲器半導(dǎo)體靜態(tài)存儲器23一、一、SRAMSRAM與各種類型的與各種類型的ROM都屬于半導(dǎo)體靜態(tài)存儲器。都屬于半導(dǎo)體靜態(tài)存儲器。一、靜態(tài)存儲器（一、靜態(tài)存儲器（SRAM）1、6管靜態(tài)存儲器單元電路管靜態(tài)存儲器單元電路 電路組成與工作原理電路組成與工作原理 列列選選擇擇線線I/OI/OT1T2T3T4T5T6T7T8+5V D位位線線 D位位線線行行選選擇擇線線XQQ圖圖5.4 6管管SRAM的的基基本本存存儲儲單單元元 24一、一、SRAM 6管管SRAM單元電路工作原理單元電路工作原理 當(dāng)當(dāng)Q=1, T2導(dǎo)通，導(dǎo)通， Q= 0, T1截止。截止。 同樣，同樣，T1導(dǎo)通，導(dǎo)通，T2截止。截止。

17、 T1、T2構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，存儲構(gòu)成雙穩(wěn)態(tài)觸發(fā)器，存儲0與與1。 T3、T4為負(fù)載管，為觸發(fā)器補充電荷。為負(fù)載管，為觸發(fā)器補充電荷。 T5、T6為門控管，與數(shù)據(jù)線為門控管，與數(shù)據(jù)線Di相連。相連。 原理：當(dāng)行選原理：當(dāng)行選X=1（高電平），（高電平），T5、T6導(dǎo)通，導(dǎo)通，Q、Q就與就與Di與與Di相連。相連。當(dāng)這個單元被選中時，相應(yīng)的列選當(dāng)這個單元被選中時，相應(yīng)的列選Y=1，T7、T8導(dǎo)通（它們?yōu)橐涣泄茫?，?dǎo)通（它們?yōu)橐涣泄茫?，于是，于是，Di, Di 輸出。輸出。 當(dāng)寫入時，寫入信號自當(dāng)寫入時，寫入信號自Di（或（或Di）輸入，此時，）輸入，此時， Di=1, Di=0, T5、T6

18、、T7、T8都導(dǎo)通（因為都導(dǎo)通（因為X=1, Y=1） Di T8 T6 Q=1; Di T7 T5 Q=0. 25一、一、SRAM（續(xù)）（續(xù)） 輸入信息存儲于輸入信息存儲于T1、T2之柵極。之柵極。 當(dāng)輸入信號、地址選通信號消失后，當(dāng)輸入信號、地址選通信號消失后，T5T8截止，靠截止，靠VCC 與與T3就能保持就能保持F/F=1，所以，不用刷新（即信息不用再生）。，所以，不用刷新（即信息不用再生）。 Di與與Di對外只用一條輸出端接到外部數(shù)據(jù)線上，這種存儲電對外只用一條輸出端接到外部數(shù)據(jù)線上，這種存儲電路讀出是非破壞性的。路讀出是非破壞性的。 SRAM芯片芯片6116的的 引腳與內(nèi)部結(jié)構(gòu)引腳

19、與內(nèi)部結(jié)構(gòu) 26一、一、SRAM（續(xù)）（續(xù)） 2、SRAM的引腳信號與讀寫操作的引腳信號與讀寫操作 下面是下面是SRAM芯片芯片628128的引腳信號（的引腳信號（128k 8） A16A0WEOECSD7D0 SRAM 628128128k 8A16A0 地址線地址線D7D0 雙向數(shù)據(jù)線雙向數(shù)據(jù)線CS 片選信號片選信號WE 寫允許信號寫允許信號OE 輸出允許信號（讀）輸出允許信號（讀）這種芯片內(nèi)部位字結(jié)構(gòu)這種芯片內(nèi)部位字結(jié)構(gòu)（即（即8位數(shù)據(jù)每位都有）位數(shù)據(jù)每位都有）27二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片的內(nèi)部結(jié)構(gòu)與典型芯片 1、內(nèi)部組成結(jié)構(gòu)、內(nèi)部組成結(jié)構(gòu) 內(nèi)部有行、列譯碼器，存儲矩陣，讀寫

20、控制電路，輸入、內(nèi)部有行、列譯碼器，存儲矩陣，讀寫控制電路，輸入、輸出數(shù)據(jù)緩沖器等組成。輸出數(shù)據(jù)緩沖器等組成。 SRAM大多數(shù)都采用復(fù)合譯碼方式，而不采用線譯碼。因大多數(shù)都采用復(fù)合譯碼方式，而不采用線譯碼。因為線性譯碼對外的引線太多。一般把地址線分為行和列地址分為線性譯碼對外的引線太多。一般把地址線分為行和列地址分別進(jìn)行譯碼（行列地址線數(shù)可以對稱，也可以不對稱）。別進(jìn)行譯碼（行列地址線數(shù)可以對稱，也可以不對稱）。 存儲矩陣即信息存儲體，每一位二進(jìn)制信息需要一個存儲矩陣即信息存儲體，每一位二進(jìn)制信息需要一個6管基管基本單元電路，如本單元電路，如2k 8位位=2048 8=16384個這樣的單元電

21、路組成存?zhèn)€這樣的單元電路組成存儲體。儲體。 讀寫控制電路主要控制讀信號（讀寫控制電路主要控制讀信號（OE）、寫信號（）、寫信號（WE）及）及片選信號（片選信號（CS）。）。28二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片的內(nèi)部結(jié)構(gòu)與典型芯片29二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）2、典型芯片介紹、典型芯片介紹 SRAM 有有 Intel 2114，6116，6264，62128，62256等。等。 下面介紹下面介紹6116。 容量為：容量為：16k位位=2k 8bit，因為，因為SRAM內(nèi)部都是按字節(jié)組成的。內(nèi)部都是按字節(jié)組成的。 地址線：地址線：11條，條，7條用于行

22、地址，條用于行地址，4條用于列地址。條用于列地址。 數(shù)據(jù)線：數(shù)據(jù)線：8條，按字節(jié)輸入、輸出。條，按字節(jié)輸入、輸出。 存儲體：存儲體：128 16 8 = 16384個存儲單元。個存儲單元。 控制線：控制線：3條，條，OE, WE, CS。 6116的引腳與內(nèi)部結(jié)構(gòu)如下圖：的引腳與內(nèi)部結(jié)構(gòu)如下圖：30二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）31二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）32二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）33二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）A7A6A5A4

23、A3A2A1A0D0D1D2GND123456789101112VccA8A9WEOEA10CSD7D6D5D4D32423222120191817161514136116控制邏輯行譯碼輸入數(shù)據(jù)控制列I/O列譯碼128*128存儲矩陣A10A4D7D0A3A0CSWEOESRAM芯片芯片6116的對外引腳與內(nèi)部結(jié)構(gòu)的對外引腳與內(nèi)部結(jié)構(gòu)34二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）35二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）36二、二、SRAM的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）的內(nèi)部結(jié)構(gòu)與典型芯片（續(xù)）37第三節(jié)第三節(jié) 只讀存儲器（只讀存儲器（ROM

24、）38一、掩膜一、掩膜ROM ROM（Read Only Memory ）的特點與種類）的特點與種類 ROM的信息在使用時是不被改變的，即只能讀出，不能寫的信息在使用時是不被改變的，即只能讀出，不能寫入，寫入是有條件的。故一般只能存放固定程序和常量，如監(jiān)入，寫入是有條件的。故一般只能存放固定程序和常量，如監(jiān)控程序、控程序、BIOS程序等。程序等。ROM芯片的種類很多，有掩膜芯片的種類很多，有掩膜ROM、可編程可編程ROM（PROM）、可擦除可編程）、可擦除可編程ROM（EPROM）、）、電可擦除可編程電可擦除可編程ROM（EEPROM）等。）等。 下面分別予以介紹。下面分別予以介紹。 1、掩膜

25、、掩膜ROM 掩膜掩膜ROM是廠家根據(jù)用戶的要求采用掩膜技術(shù)把程序和數(shù)是廠家根據(jù)用戶的要求采用掩膜技術(shù)把程序和數(shù)據(jù)在制作集成電路時就已寫入完成。一旦制造完畢，存儲器的據(jù)在制作集成電路時就已寫入完成。一旦制造完畢，存儲器的內(nèi)容就被固定下來，用戶不能修改。若要修改，就只能重新設(shè)內(nèi)容就被固定下來，用戶不能修改。若要修改，就只能重新設(shè)計掩膜。計掩膜。 39一、掩膜一、掩膜ROM（續(xù)）（續(xù)）下圖為一個簡單的下圖為一個簡單的4 4位位MOS管管ROM，采用單譯，采用單譯碼結(jié)構(gòu)，兩位地址可譯出碼結(jié)構(gòu)，兩位地址可譯出4種狀態(tài)，輸出種狀態(tài)，輸出4條選擇條選擇線，可分別選中線，可分別選中4個單元個單元每個單元有每

26、個單元有4位輸出。位輸出。若若A1A0=00, 則選中則選中0號號單元，輸出為單元，輸出為1010B.圖中的矩陣中，在行列的圖中的矩陣中，在行列的交點，有的有管子，輸出交點，有的有管子，輸出為為0，有的沒有，輸出為，有的沒有，輸出為1，這是根據(jù)用戶提供的，這是根據(jù)用戶提供的程序?qū)π酒瑘D形（掩膜）程序?qū)π酒瑘D形（掩膜）進(jìn)行二次光刻所決定的。進(jìn)行二次光刻所決定的。A1A0地地址址譯譯碼碼器器D3D2D1D0Vcc單單元元0 0單單元元1 1單單元元2 2單單元元3 340二、可編程二、可編程ROM（PROM） 為了便于用戶根據(jù)自己的需要確定為了便于用戶根據(jù)自己的需要確定ROM的內(nèi)容，有一種可一的內(nèi)

27、容，有一種可一次編程的次編程的ROM，簡稱，簡稱PROM。 這種芯片的內(nèi)部是采用多發(fā)射極（這種芯片的內(nèi)部是采用多發(fā)射極（8個）熔絲式個）熔絲式PROM結(jié)結(jié)構(gòu)。每一個發(fā)射極通過一個熔絲與位線相連，管子工作于射極構(gòu)。每一個發(fā)射極通過一個熔絲與位線相連，管子工作于射極輸出器狀態(tài)。熔絲一旦燒斷，不可逆轉(zhuǎn)，所以只能一次編程寫輸出器狀態(tài)。熔絲一旦燒斷，不可逆轉(zhuǎn)，所以只能一次編程寫入。入。 下圖為這種下圖為這種PROM芯片的內(nèi)部結(jié)構(gòu)。芯片的內(nèi)部結(jié)構(gòu)。41二、可編程二、可編程ROM（PROM）（續(xù)）（續(xù)）RcRcEcEcA0A0A1A1A2A2A3A3A4A4字字地地址址譯譯碼碼32321 13232EcEc

28、讀讀寫寫控控制制讀讀寫寫控控制制RcRcD7D7D0D0EcEc42三、三、UV-EPROMUV-EPROM為可擦除可編程為可擦除可編程的的ROM內(nèi)部電路結(jié)構(gòu)如圖，工作原理內(nèi)部電路結(jié)構(gòu)如圖，工作原理如下：如下： 因為懸浮柵因為懸浮柵T3不導(dǎo)通，不導(dǎo)通，當(dāng)當(dāng)X=1時，時，T1不導(dǎo)通，不導(dǎo)通，而而T2總導(dǎo)通，總導(dǎo)通， 該電路為全該電路為全1輸出。輸出。當(dāng)寫入時，加當(dāng)寫入時，加12.5V25V高壓，高壓，D, S被瞬時擊穿，會有電子被瞬時擊穿，會有電子通過通過絕緣層注入懸浮柵。絕緣層注入懸浮柵。電壓去掉后，電子無處電壓去掉后，電子無處泄漏，硅柵為負(fù)，形成導(dǎo)電泄漏，硅柵為負(fù)，形成導(dǎo)電溝道（溝道（P），

29、從而使），從而使EPROM單元導(dǎo)通，輸出為單元導(dǎo)通，輸出為0，沒有擊穿的單元輸出仍為沒有擊穿的單元輸出仍為1。P+P+ + + + + +N N 襯襯底底SDSiO2浮浮柵柵（a a）位位線線Vcc位位線線輸輸出出行行線線浮浮柵柵管管（b b）T T3 3T T1 1T T2 243三、三、UV-EPROM（續(xù)）（續(xù)） UV-EPROM擦除：擦除： 當(dāng)紫外線照射時，懸浮柵上的電荷會形成光電流當(dāng)紫外線照射時，懸浮柵上的電荷會形成光電流泄漏掉泄漏掉 ，即可把信息擦除。輸出仍為全，即可把信息擦除。輸出仍為全1。 （用紫外線照射芯片的石英窗口約（用紫外線照射芯片的石英窗口約10多分鐘即可）多分鐘即可）

30、 44三、三、UV-EPROM（續(xù)）（續(xù)） 介紹介紹EPROM芯片芯片27C040（512k 8） 27C040的引腳信號如圖。的引腳信號如圖。 A0A18OECE/PGMVPPD7D027C040512k 8A0A18 地址線地址線D0D7 數(shù)據(jù)線數(shù)據(jù)線OE 輸出允許（讀）輸出允許（讀）CE/PGM 片選片選/編程脈沖；在讀出操作編程脈沖；在讀出操作時是片選信號；在編程時是編程脈沖輸時是片選信號；在編程時是編程脈沖輸入端（加入一個入端（加入一個50ms左右的左右的TTL負(fù)脈負(fù)脈沖沖 ）。）。VPP 編程電壓，編程電壓，12.5V;正常時，正常時，VPP接接 VCC （+5V）45四、四、E2

31、PROM E2PROM（電擦除電擦除PROM，又稱，又稱EEPROM或或E2PROM: Electrically Erasable PROM） 工作原理：是在絕緣柵工作原理：是在絕緣柵MOS管的浮柵附近再增加一個柵極管的浮柵附近再增加一個柵極（控制柵）。給控制柵加一正電壓，就可在浮柵和漏極之間形（控制柵）。給控制柵加一正電壓，就可在浮柵和漏極之間形成厚度不足成厚度不足200（埃）的隧道氧化物。利用隧道效應(yīng)，電子可埃）的隧道氧化物。利用隧道效應(yīng)，電子可注入浮柵注入浮柵 ，即數(shù)據(jù)被編程寫入。若給控制柵加一負(fù)壓，浮柵上，即數(shù)據(jù)被編程寫入。若給控制柵加一負(fù)壓，浮柵上的電荷可泄漏掉，即信息被擦除。的電荷

32、可泄漏掉，即信息被擦除。 （目前高壓源已集成在芯片內(nèi)而使用單一的（目前高壓源已集成在芯片內(nèi)而使用單一的+5V電源）電源） 下面介紹下面介紹E2PROAM芯片芯片28256（32k 8位）位） 46四、四、E2PROM（續(xù)）（續(xù)） EEPROM 28256引腳信號引腳信號 （32KByte） A0A14D0D7CEOEWEE2PROM 28256 32k 8A0A14 地址線地址線D0D7 數(shù)據(jù)線數(shù)據(jù)線CE 片選片選OE 輸出允許輸出允許WE 寫允許寫允許CE OE WE L L H 讀出讀出 L H L 編程寫入編程寫入/ 芯片擦除芯片擦除寫入一個字節(jié)大約寫入一個字節(jié)大約15ms，可以按字節(jié)，

33、可以按字節(jié)擦除，也可按頁擦除和整片擦除。不需擦除，也可按頁擦除和整片擦除。不需擦除的部分可以保留。擦除的部分可以保留。47五、閃速存儲器（五、閃速存儲器（FLASH） 閃速存儲器也稱為快閃存儲器或閃存，是一種電閃速存儲器也稱為快閃存儲器或閃存，是一種電可擦除的非易失性只讀存儲器。其特點是：可擦除的非易失性只讀存儲器。其特點是： 1、按區(qū)塊或頁面組織；除了可進(jìn)行整個芯片的擦除、按區(qū)塊或頁面組織；除了可進(jìn)行整個芯片的擦除 和編程外，還可按字節(jié)、區(qū)快或頁面進(jìn)行擦除與和編程外，還可按字節(jié)、區(qū)快或頁面進(jìn)行擦除與 編程。編程。 2、可進(jìn)行快速頁面寫入：、可進(jìn)行快速頁面寫入：CPU將頁面數(shù)據(jù)按芯片存將頁面數(shù)

34、據(jù)按芯片存 取速度（一般幾十到取速度（一般幾十到200ns）寫入頁緩存，再在內(nèi)）寫入頁緩存，再在內(nèi) 部邏輯控制下，將整頁數(shù)據(jù)寫入相應(yīng)頁面，大大部邏輯控制下，將整頁數(shù)據(jù)寫入相應(yīng)頁面，大大 提高了編程速度。提高了編程速度。 48五、閃速存儲器（五、閃速存儲器（FLASH）3、具有內(nèi)部編程控制邏輯：寫入時，由內(nèi)部邏輯控、具有內(nèi)部編程控制邏輯：寫入時，由內(nèi)部邏輯控制操作，制操作，CPU可做其他工作。（可做其他工作。（CPU通過讀出校通過讀出校驗或狀態(tài)查詢獲知編程是否結(jié)束）驗或狀態(tài)查詢獲知編程是否結(jié)束）4、具有在線系統(tǒng)編程能力：擦除與寫入無需取下。、具有在線系統(tǒng)編程能力：擦除與寫入無需取下。5、具有軟件

35、和硬件保護(hù)能力：可防止有用數(shù)據(jù)被破、具有軟件和硬件保護(hù)能力：可防止有用數(shù)據(jù)被破壞。壞。 49五、閃速存儲器（五、閃速存儲器（FLASH）（一）閃存的內(nèi)部組織（一）閃存的內(nèi)部組織 1、 閃存區(qū)別于其他閃存區(qū)別于其他SRAM的最大特點是：的最大特點是： 內(nèi)部設(shè)有命令寄存器和狀態(tài)寄存器，因而可通過軟件內(nèi)部設(shè)有命令寄存器和狀態(tài)寄存器，因而可通過軟件 靈活控制。靈活控制。 采用命令方式可使閃存進(jìn)入各種不同工作狀態(tài)。如整采用命令方式可使閃存進(jìn)入各種不同工作狀態(tài)。如整 片擦除，頁面擦除，整片編程，分頁編程，字節(jié)編程，片擦除，頁面擦除，整片編程，分頁編程，字節(jié)編程， 進(jìn)入保護(hù)方式，讀識別碼等。進(jìn)入保護(hù)方式，讀

36、識別碼等。 閃存內(nèi)部可自行產(chǎn)生編程電壓閃存內(nèi)部可自行產(chǎn)生編程電壓VPP。在工作狀態(tài)下，。在工作狀態(tài)下， 在系統(tǒng)中就可實現(xiàn)編程操作。在系統(tǒng)中就可實現(xiàn)編程操作。 部分型號內(nèi)部具有狀態(tài)機(jī)和編程計時器，編程寫入可部分型號內(nèi)部具有狀態(tài)機(jī)和編程計時器，編程寫入可 在其內(nèi)部控制下自動完成。在其內(nèi)部控制下自動完成。 50五、閃速存儲器（五、閃速存儲器（FLASH） 2、閃存的組織結(jié)構(gòu)、閃存的組織結(jié)構(gòu) 按頁面組織和按區(qū)塊組織按頁面組織和按區(qū)塊組織（1）按頁面組織：內(nèi)部有頁緩存，存儲體按頁面組織，頁緩）按頁面組織：內(nèi)部有頁緩存，存儲體按頁面組織，頁緩 存大小和存儲體的頁大小一致，可以把頁緩存內(nèi)容同時存大小和存儲體

37、的頁大小一致，可以把頁緩存內(nèi)容同時 編程寫入相應(yīng)的頁內(nèi)單元，提高了編程速度。編程寫入相應(yīng)的頁內(nèi)單元，提高了編程速度。（2）按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯）按區(qū)塊組織：按區(qū)塊組織的閃存，提供字節(jié)、區(qū)塊和芯 片擦除能力，編程速度較快，編程靈活性優(yōu)于頁面方式。片擦除能力，編程速度較快，編程靈活性優(yōu)于頁面方式。 51五、閃速存儲器（五、閃速存儲器（FLASH） （二）閃存芯片舉例（二）閃存芯片舉例 SST公司公司28EE0202Mb頁面式閃存，頁面式閃存，256k 8位。位。 內(nèi)部組織為內(nèi)部組織為2048頁，每頁頁，每頁128個字節(jié)。個字節(jié)。 頁面寫周期為頁面寫周期為5ms，平均寫入

38、時間為，平均寫入時間為 39ns/字節(jié)。讀出時間為字節(jié)。讀出時間為120150ns，重寫次數(shù)超過重寫次數(shù)超過10萬次，數(shù)據(jù)保持時間萬次，數(shù)據(jù)保持時間大于大于100年。年。 對外信號：對外信號：32條引腳。條引腳。 A7A17 ：11條行地址，決定頁位置；條行地址，決定頁位置； A0A6: 6條列地址，決定頁內(nèi)地址。條列地址，決定頁內(nèi)地址。 工作方式參閱教材。工作方式參閱教材。A7A17A0A6CEWEOED0D7 SST28EE020 FLASH256k 852五、閃速存儲器（五、閃速存儲器（FLASH） （三）閃存的應(yīng)用（三）閃存的應(yīng)用 閃存像閃存像RAM 一樣可在線寫入數(shù)據(jù)，又具有一樣可在

39、線寫入數(shù)據(jù)，又具有ROM的的 非易失性，因而可以取代全部的非易失性，因而可以取代全部的UV-EPRAM和大和大 部分的部分的EEPROM。 監(jiān)控程序、引導(dǎo)程序或監(jiān)控程序、引導(dǎo)程序或BIOSBIOS等基本不變或不經(jīng)常改變的等基本不變或不經(jīng)常改變的 程序。程序。 閃存條、閃存卡（閃存條、閃存卡（Flash card，U盤盤），數(shù)字相機(jī)，個人數(shù)），數(shù)字相機(jī)，個人數(shù)字助理（字助理（PDN),MP3PDN),MP3播放器，筆記本等輔存。即將取代軟盤播放器，筆記本等輔存。即將取代軟盤存儲器和硬磁盤。（因其無機(jī)械運動，存取速度快，體積存儲器和硬磁盤。（因其無機(jī)械運動，存取速度快，體積小，可靠性高等優(yōu)點）小，

40、可靠性高等優(yōu)點） 53第四節(jié) 動態(tài)RAM存儲器 54一、一、DRAM的基本存儲單元的基本存儲單元DRAM 基本存儲單元基本存儲單元組成組成 由由T與電容與電容Cs組成，信息存儲在組成，信息存儲在Cs上。上。當(dāng)當(dāng)X=1，T導(dǎo)通，電容導(dǎo)通，電容Cs與數(shù)據(jù)線與數(shù)據(jù)線D連通。連通。 寫入時，外部數(shù)據(jù)驅(qū)動寫入時，外部數(shù)據(jù)驅(qū)動D，并由，并由D對電容對電容Cs充電或放電，改變其存儲的信息。充電或放電，改變其存儲的信息。 讀出時，讀出時，Cs經(jīng)經(jīng)D對數(shù)據(jù)線上的寄生電容對數(shù)據(jù)線上的寄生電容Cd充電或放電，從而改變寄生電容充電或放電，從而改變寄生電容Cd上的上的電壓，讀出所存儲的信息。因每次輸出都電壓，讀出所存儲

41、的信息。因每次輸出都會使會使Cs上原有的電荷泄放，存儲的內(nèi)容就上原有的電荷泄放，存儲的內(nèi)容就會被破壞，會被破壞，所以讀出是破壞性的。所以讀出是破壞性的。為此，為此，每次讀出后都需要進(jìn)行再生（重新寫入）每次讀出后都需要進(jìn)行再生（重新寫入）以恢復(fù)以恢復(fù)Cs上的信息。上的信息。 因為因為CsCd，讀出時引起的數(shù)據(jù)線上的讀出時引起的數(shù)據(jù)線上的電壓變化很小，再加上噪聲的影響，需經(jīng)過靈電壓變化很小，再加上噪聲的影響，需經(jīng)過靈敏度很高的讀出放大器放大和整形后才能輸出敏度很高的讀出放大器放大和整形后才能輸出TCS Cd（寄寄生生 電電容容）字字選選線線XD（數(shù)數(shù)據(jù)據(jù)線線）55一、一、DRAM的基本存儲單元的基

42、本存儲單元 由于基本單元電路簡單，使由于基本單元電路簡單，使DRAM的集成度的集成度（集成基本存儲單元數(shù)）很高，但（集成基本存儲單元數(shù)）很高，但DRAM的附屬電路的附屬電路 較復(fù)雜。（需讀出放大器，整形，刷新等電路）較復(fù)雜。（需讀出放大器，整形，刷新等電路） 為什么為什么DRAM要不斷地刷新？要不斷地刷新？ 由于由于DRAM是靠電容是靠電容Cs存儲信息的，存儲信息的，Cs有電荷時為邏輯有電荷時為邏輯“1”，沒有電荷時為邏輯沒有電荷時為邏輯“0”。但由于任何電容都存在漏電，因此當(dāng)電。但由于任何電容都存在漏電，因此當(dāng)電容容Cs存有電荷時，過一段時間由于電容的放電會導(dǎo)致電荷流失，存有電荷時，過一段時

43、間由于電容的放電會導(dǎo)致電荷流失，信息也會丟失，解決的辦法是刷新，即每隔一定時間（大約信息也會丟失，解決的辦法是刷新，即每隔一定時間（大約14ms）就要刷新一次，使原來處于邏輯）就要刷新一次，使原來處于邏輯“1”的電容的電荷又得的電容的電荷又得到補充，而原來處于電平到補充，而原來處于電平“0”的電容仍保持的電容仍保持“0”。56二、二、DRAM的引腳信號與讀寫操作的引腳信號與讀寫操作 下圖為下圖為1M 1bit的的DRAM芯片芯片 WE ： 寫允許信號寫允許信號 Di與與Do為數(shù)據(jù)輸入為數(shù)據(jù)輸入/輸出信號輸出信號 A0A9： 地址信號地址信號, 1M=220 1Mb應(yīng)有應(yīng)有20位地址線，由于位地

44、址線，由于DRAM 的容量較大，又不希望有太多的引腳，的容量較大，又不希望有太多的引腳， 所以大多數(shù)所以大多數(shù)DRAM芯片都采用分時復(fù)芯片都采用分時復(fù) 用方式傳輸?shù)刂?，將地址分為行地址用方式傳輸?shù)刂罚瑢⒌刂贩譃樾械刂?和列地址兩部分分時在地址線上傳送。和列地址兩部分分時在地址線上傳送。 對本芯片用對本芯片用A0A9先傳送低先傳送低10位地址，位地址， 再傳送高再傳送高10位地址位地址A10A19。 A0A9RASCASWEDoDi1M 1bitDRAMRAS和和CAS分別為行、列地址選通信號。分別為行、列地址選通信號。57二、二、DRAM的引腳信號與讀寫操作的引腳信號與讀寫操作 RAS: （R

45、ow Address Strobe）行地址選通信號，有效行地址選通信號，有效時在地址線上傳送的是行地址（低時在地址線上傳送的是行地址（低10位），用其后沿位），用其后沿將低將低10位地址鎖存到內(nèi)部行地址鎖存器。位地址鎖存到內(nèi)部行地址鎖存器。 CAS: （Column Address Strobe）列地址選通信號，有列地址選通信號，有效時在地址線上傳送的是列地址（高效時在地址線上傳送的是列地址（高10位），用其后位），用其后沿將高沿將高10位地址鎖存到內(nèi)部列地址鎖存器。位地址鎖存到內(nèi)部列地址鎖存器。 DRAM芯片不需要片選芯片不需要片選CS。58二、二、DRAM的引腳信號與讀寫操作的引腳信號與讀

46、寫操作地址線RASCASWEDiDo行地址列地址行地址列地址寫數(shù)據(jù)讀數(shù)據(jù)圖5.12 DRAM操作時序 下圖為下圖為DRAM的讀寫操作時序，首先在地址線上出現(xiàn)有效的行地址，的讀寫操作時序，首先在地址線上出現(xiàn)有效的行地址，然后然后RAS有效。經(jīng)過一段時間之后，行地址被撤銷，改送列地址，有效。經(jīng)過一段時間之后，行地址被撤銷，改送列地址，CAS有效。當(dāng)行、列地址都被鎖存到內(nèi)部的行、列地址鎖存器之后，即可根有效。當(dāng)行、列地址都被鎖存到內(nèi)部的行、列地址鎖存器之后，即可根據(jù)據(jù)WE信號進(jìn)行讀寫操作。信號進(jìn)行讀寫操作。59三、三、DRAM芯片的內(nèi)部結(jié)構(gòu)芯片的內(nèi)部結(jié)構(gòu) 下面通過一個具體的下面通過一個具體的DRAM

47、芯片芯片2116介紹介紹DRAM的的內(nèi)部結(jié)構(gòu)。內(nèi)部結(jié)構(gòu)。 2116為為16k 1bit的的DRAM芯片。對外引腳芯片。對外引腳16條，條， A0A6 地址信號為地址信號為7條；條；WE 寫允許；寫允許； RAS 行地址選通；行地址選通； CAS 列地址選通列地址選通 Do 數(shù)據(jù)輸出數(shù)據(jù)輸出 ；Di 數(shù)據(jù)輸入，使用時數(shù)據(jù)輸入，使用時Do、Di連接在一起。連接在一起。 其內(nèi)部有行、列地址鎖存器，行、列譯碼器，存儲矩陣，其內(nèi)部有行、列地址鎖存器，行、列譯碼器，存儲矩陣，讀出放大器，行、列時鐘電路，輸出緩沖器和輸入寄存器等讀出放大器，行、列時鐘電路，輸出緩沖器和輸入寄存器等部件組成。部件組成。（128

48、行行128列，每隔列，每隔15s刷新一行，刷新一行，1.92ms刷新一遍）刷新一遍） 其內(nèi)部結(jié)構(gòu)框圖如下：其內(nèi)部結(jié)構(gòu)框圖如下：60三、三、DRAM芯片的引腳與內(nèi)部結(jié)構(gòu)芯片的引腳與內(nèi)部結(jié)構(gòu)(a) 邏輯符號A0A0A1A1A2A2A3 DinA3 DinA4A4A5A5A6A6RAS DoutRAS DoutCASCASWEWE時鐘電路時鐘電路2 2RAS128*128128*128陣列陣列輸入寄存器輸入寄存器時鐘電路時鐘電路列譯碼器列譯碼器讀出放大器讀出放大器和和I/OI/O通道通道列列地地址址鎖鎖存存器器行行譯譯碼碼器器行行地地址址鎖鎖存存器器輸輸出出緩緩沖沖器器CASA0A6DinWESTO

49、REDout(b)2116 動態(tài)RAM芯片結(jié)構(gòu)DISABLEENABLEDRAM芯片芯片2116的對外引腳與內(nèi)部結(jié)構(gòu)。的對外引腳與內(nèi)部結(jié)構(gòu)。61四、四、DRAM刷新刷新1、DRAM的刷新策略的刷新策略 DRAM芯片有片內(nèi)刷新，片外刷新。芯片有片內(nèi)刷新，片外刷新。（1）集中刷新）集中刷新 將整個刷新周期分為兩部分將整個刷新周期分為兩部分,前一部分可進(jìn)行讀、寫或維持前一部分可進(jìn)行讀、寫或維持（不讀不寫），后一部分不進(jìn)行讀寫操作而集中對（不讀不寫），后一部分不進(jìn)行讀寫操作而集中對DRAM刷新刷新操作。這種方式控制簡單。但在刷新過程中不允許讀寫，存在操作。這種方式控制簡單。但在刷新過程中不允許讀寫，存

50、在死時間。死時間。 62四、四、DRAM刷新（續(xù)）刷新（續(xù)）（2）分散刷新（隱式刷新）分散刷新（隱式刷新） 在每個讀寫或維持周期之后插入刷新操作，刷新存儲矩陣在每個讀寫或維持周期之后插入刷新操作，刷新存儲矩陣的一行所有單元。的一行所有單元。 這樣把一個存儲系統(tǒng)的周期分為兩部分，讀寫、維持時間這樣把一個存儲系統(tǒng)的周期分為兩部分，讀寫、維持時間和刷新時間。優(yōu)點是控制簡單，不存在死時間；缺點是刷新時和刷新時間。優(yōu)點是控制簡單，不存在死時間；缺點是刷新時間占整個讀寫系統(tǒng)時間的一半，故只用于低速系統(tǒng)。間占整個讀寫系統(tǒng)時間的一半，故只用于低速系統(tǒng)。 （3）異步刷新）異步刷新 利用利用CPU不訪問存儲器的時

51、間進(jìn)行刷新操作。若按照預(yù)不訪問存儲器的時間進(jìn)行刷新操作。若按照預(yù)定定的時間間隔應(yīng)該刷新時，的時間間隔應(yīng)該刷新時，CPU正在訪問存儲器，刷新周期可以正在訪問存儲器，刷新周期可以向后稍微延遲一段時間，只要保證在刷新周期內(nèi)所有的行都能向后稍微延遲一段時間，只要保證在刷新周期內(nèi)所有的行都能得到刷新即可。得到刷新即可。63四、四、DRAM刷新（續(xù)）刷新（續(xù)） 這種方式優(yōu)點是：對這種方式優(yōu)點是：對CPU訪存的效率和速度影響小，又不存訪存的效率和速度影響小，又不存在死時間；缺點是：控制電路較復(fù)雜。在死時間；缺點是：控制電路較復(fù)雜。 總之，可以在總之，可以在DMA控制器的控制下進(jìn)行分散或異步刷新，控制器的控制

52、下進(jìn)行分散或異步刷新，也可在中斷服務(wù)程序中進(jìn)行集中或分散刷新。用也可在中斷服務(wù)程序中進(jìn)行集中或分散刷新。用DMA方式刷方式刷新新比中斷方式效率高。比中斷方式效率高。64四、四、DRAM刷新（續(xù)）刷新（續(xù)）2、DRAM的刷新模式的刷新模式 DRAM的存儲體是按行、列組織的二維存儲矩陣，而刷新的存儲體是按行、列組織的二維存儲矩陣，而刷新是按行進(jìn)行的，每次刷新對一行的數(shù)據(jù)同時進(jìn)行讀出、放大、是按行進(jìn)行的，每次刷新對一行的數(shù)據(jù)同時進(jìn)行讀出、放大、整形后再寫入。刷新操作有多種模式，有的芯片支持其中一種整形后再寫入。刷新操作有多種模式，有的芯片支持其中一種模式，有的芯片同時支持多種模式。模式，有的芯片同時

53、支持多種模式。 常見的兩種刷新模式為：常見的兩種刷新模式為： （1）只用）只用RAS刷新模式，刷新模式，CAS處于高電平（不動作）。處于高電平（不動作）。 此模式無需給出列地址，消耗電流小，需外部刷新地址計數(shù)器此模式無需給出列地址，消耗電流小，需外部刷新地址計數(shù)器 RASCASDout地址行地址高阻態(tài)圖5.13 只用RAS信號的刷新模式65四、四、DRAM刷新（續(xù)）刷新（續(xù)）（2）CAS在在RAS之前的刷新模式（自動刷新模式）之前的刷新模式（自動刷新模式） 利用利用CAS信號比信號比RAS提前動作來實現(xiàn)刷新。提前動作來實現(xiàn)刷新。RASCASDout高 阻 態(tài)圖 5.14 CAS在 RAS之 前

54、 的 刷 新 模 式 正常時，正常時，RAS先于先于CAS有效；而若在有效；而若在CAS下降沿之后下降沿之后RAS才變低，才變低，則則DRAM芯片進(jìn)入刷新周期。此時外部產(chǎn)生的地址被忽略，而是由芯片進(jìn)入刷新周期。此時外部產(chǎn)生的地址被忽略，而是由DRAM內(nèi)部刷新地址計數(shù)器產(chǎn)生刷新地址，每一刷新周期自動將這內(nèi)部刷新地址計數(shù)器產(chǎn)生刷新地址，每一刷新周期自動將這個地址計數(shù)器加個地址計數(shù)器加1，故不需外加的刷新地址計數(shù)器。，故不需外加的刷新地址計數(shù)器。 66五、五、DRAM控制器控制器 DRAM控制器產(chǎn)生控制器產(chǎn)生DRAM訪存和刷新的時序信號，生成訪存和刷新的時序信號，生成DRAM的行地址和列地址，能自動

55、生成刷新地址，許多廠家設(shè)的行地址和列地址，能自動生成刷新地址，許多廠家設(shè)計了自己的計了自己的DRAM控制器，將控制器，將DRAM的所有外圍支持電路集成的所有外圍支持電路集成于獨立的集成電路中。于獨立的集成電路中。 DRAM控制器的基本結(jié)構(gòu)如下圖。內(nèi)部有控制器的基本結(jié)構(gòu)如下圖。內(nèi)部有5部分，分別為：部分，分別為： 地址多路開關(guān)（地址多路開關(guān)（CPU的地址總線轉(zhuǎn)換成分時的的地址總線轉(zhuǎn)換成分時的DRAM行、行、列地址，另一方面在地址總線與刷新地址之間進(jìn)行切換）列地址，另一方面在地址總線與刷新地址之間進(jìn)行切換） 刷新地址計數(shù)器（每次刷新均由該計數(shù)器提供刷新地址）刷新地址計數(shù)器（每次刷新均由該計數(shù)器提供

56、刷新地址） 刷新定時器（提供刷新定時信號）（刷新請求）刷新定時器（提供刷新定時信號）（刷新請求） 仲裁電路（因仲裁電路（因CPU訪存與刷新是異步的，故有可能發(fā)生沖訪存與刷新是異步的，故有可能發(fā)生沖突，仲裁電路可依據(jù)一定的策略決定誰有優(yōu)先級，一般是突，仲裁電路可依據(jù)一定的策略決定誰有優(yōu)先級，一般是刷新優(yōu)先。）刷新優(yōu)先。）67五、五、DRAM控制器（續(xù)）控制器（續(xù)） 定時發(fā)生器（負(fù)責(zé)產(chǎn)生行、列地址選通信號，讀寫控制信號等）定時發(fā)生器（負(fù)責(zé)產(chǎn)生行、列地址選通信號，讀寫控制信號等）（有些廠商把（有些廠商把DRAM控制器與控制器與DRAM芯片集成于同一芯片中）芯片集成于同一芯片中）CPUDRAM刷刷新新

57、地地址址 計計數(shù)數(shù)器器地地址址多多路路 開開關(guān)關(guān)刷刷新新地地址址DRAM地地址址（分分時時的的行行 列列地地址址）地地址址總總線線 刷刷新新定定時時器器仲仲裁裁電電路路讀讀/ /寫寫控控制制刷刷新新請請求求 定定時時發(fā)發(fā)生生器器RASCASWEDRAM控控制制器器圖圖5 5. .1 15 5 D DR RA AM M 控控制制器器的的基基本本結(jié)結(jié)構(gòu)構(gòu)68六、六、PC機(jī)的機(jī)的DRAM存儲器存儲器1、PC機(jī)中機(jī)中DRAM的演變的演變 PC機(jī)的機(jī)的DRAM存儲器從早期的存儲器從早期的4MB、16MB、32MB、64MB到目前的到目前的128MB、256MB、512MB和和1GB、2GB等。等。 從早

58、期的異步從早期的異步DRAM到后來的同步到后來的同步DRAM（SDRAM）。）。 從早期的從早期的30線、線、72線到后來的線到后來的168線（雙邊接觸）和線（雙邊接觸）和184線線 內(nèi)存條。改進(jìn)的其目的都是為了提高訪存速度和存儲容量。內(nèi)存條。改進(jìn)的其目的都是為了提高訪存速度和存儲容量。2、SDRAM DIMM接口信號接口信號 168線雙邊接觸內(nèi)存模塊（線雙邊接觸內(nèi)存模塊（DIMM:Dual Inline Memry Module）插槽，每側(cè)）插槽，每側(cè)84腳，電壓腳，電壓3.3V，時鐘頻率有，時鐘頻率有66MHz,100MHz，133MHz等。等。SDRAM 168線有緩沖型、非緩沖型。線有

59、緩沖型、非緩沖型。69六、六、PC機(jī)的機(jī)的DRAM存儲器（續(xù)）存儲器（續(xù)） 緩沖型：在模塊內(nèi)除了時鐘、數(shù)據(jù)線外的所有輸入信號進(jìn)緩沖型：在模塊內(nèi)除了時鐘、數(shù)據(jù)線外的所有輸入信號進(jìn)行緩沖，以便驅(qū)動更多的芯片。行緩沖，以便驅(qū)動更多的芯片。 非緩沖型：取消了模塊內(nèi)的緩沖器，提高了存取速度。非緩沖型：取消了模塊內(nèi)的緩沖器，提高了存取速度。 168線接口信號分為線接口信號分為6組：組： 地址線地址線 A0A13 數(shù)據(jù)線數(shù)據(jù)線 DQ0DQ63; CB0CB15 為糾錯碼（為糾錯碼（ECC）的校驗比特。）的校驗比特。 控制信號線控制信號線 S0S3 片選信號；片選信號； RAS、CAS 行、列地址選通行、列地

60、址選通 WE 寫允許；寫允許； CK0CK3 時鐘信號；時鐘信號； CKE0CKE1 時鐘使能信號線。時鐘使能信號線。 70六、六、PC機(jī)的機(jī)的DRAM存儲器（續(xù)）存儲器（續(xù)） 串行存在探測（串行存在探測（SPD）信號（）信號（SPD為一專用小芯片）為一專用小芯片） SPD在在DIMM模塊上集成了一個模塊上集成了一個256字節(jié)的串行字節(jié)的串行E2PROM 芯片，用于存儲每個模塊的各種參數(shù)，包括芯片，用于存儲每個模塊的各種參數(shù)，包括SDRAM的存取的存取速度、容量、電壓、行、列地址寬度等。系統(tǒng)開機(jī)時，速度、容量、電壓、行、列地址寬度等。系統(tǒng)開機(jī)時，PC的的ROM BIOS將自動讀取將自動讀取SP