硬件描述語言設(shè)計復(fù)雜數(shù)字邏輯

1、使用Verilog HDL 硬件描述語言設(shè)計復(fù)雜數(shù)字邏輯第一課一概述1 本課程的內(nèi)容學(xué)習(xí)使用Verilog HDL 進(jìn)行復(fù)雜數(shù)字邏輯的設(shè)計2 什么是HDL(Hardware Description Language)是一種用形式化的方法來描述數(shù)字電路和設(shè)計數(shù)字邏輯系統(tǒng)的語言。3 用HDL來設(shè)計數(shù)字邏輯的一般方法傳統(tǒng)方法：- 查用器件手冊 - 選用合適的微處理器和電路芯片 - 設(shè)計面包板和線路板 - 調(diào)試 - 定型現(xiàn)代的設(shè)計方法：- 選用合適的 EDA仿真工具； - 選用合適電路圖輸入和HDL編輯工具； - 逐個編寫可綜合HDL模塊； - 逐個編寫HDL測試模塊； - 逐個做HDL 電路邏輯訪真

2、； - 編寫HDL總測試模塊； - 做系統(tǒng)電路邏輯總仿真；- 定型， FPGA編碼或ASIC投片4 現(xiàn)代設(shè)計方法的優(yōu)點(diǎn)電路的邏輯功能容易理解；便于計算機(jī)對邏輯進(jìn)行分析處理；把邏輯設(shè)計與具體電路的實(shí)現(xiàn)分成兩個獨(dú)立的階段來操作；邏輯設(shè)計與實(shí)現(xiàn)的工藝無關(guān)；邏輯設(shè)計的資源積累可以重復(fù)利用；可以由多人共同更好更快地設(shè)計非常復(fù)雜的邏輯電路（幾十萬門以上的邏輯系統(tǒng)）。5 Verilog HDL起源發(fā)展特點(diǎn)6 其他的硬件描述語言VHDL VHSIC(Very High Speed Integrated Circuit) Hardware Description LanguageVHDL和Verilog 風(fēng)格比

3、較（例clock_16.v .vhd）7 本課的目標(biāo)a.能夠使用verilog HDL 設(shè)計復(fù)雜數(shù)字邏輯b.能夠通過對設(shè)計進(jìn)行仿真以驗證設(shè)計的正確性c.了解大規(guī)?？删幊踢壿嬈骷–PLD FPGA）的設(shè)計過程（設(shè)計，仿真，管腳分配，邏輯下載）8 一些概念a 綜合(synthesize)抽象的描述具體電路形式b 可綜合和不可綜合c 抽象級別（行為級，RTL級，門級）行為級：技術(shù)指標(biāo)和算法的Verilog描述RTL級：邏輯功能的Verilog描述門級： 邏輯結(jié)構(gòu)的Verilog描述圖例：synplify adder.vd布局布線e仿真(simulation)模型，前仿真，綜合后仿真，時序仿真（后仿

4、真）9 工具軟件10/pub/software/eda/!軟件/電子工程softwaremodelsim 5.5b e 5.6synplify 6.24 7.0 7.1maxpluss II 10.110 硬件可編程邏輯器件(PLD)GAL 通用可編程邏輯CPLD 復(fù)雜可編程邏輯器件FPGA 現(xiàn)場可編程門陣列ASIC Application Specific IC可編程邏輯器件與ASIC相比，設(shè)計周期短，設(shè)計制造成本低，可重復(fù)編程（在線可編程），廣泛應(yīng)用于產(chǎn)品原型機(jī)設(shè)計和小批量生產(chǎn)（5000件以下）二語法基礎(chǔ)（教材第3章）1

5、程序結(jié)構(gòu)module adder(cout,sum,a,b,cin);/模塊名，輸入輸出信號列表input2:0a,b;/輸入輸出信號定義input cin;outputcout;output 2:0 sum;/功能描述assigncout,sum=a+b+cin;endmodule-module t_adder;reg 2:0 a1,b1;reg cin1;wire cout1;wire 2:0 sum1;adder u1(cout1,sum1,a1,b1,cin1);/adder模塊調(diào)用initial begina1=0;b1=0;cin1=0;# 100 a1=1;# 100 b1=2;

6、# 100 cin1=1;# 1000 a1=2; b1=3; cin1=0;$stop;endendmodulea. 程序基本單位是moduleb. module之間可以象元件一樣調(diào)用（使用）c. 一個模塊以module 開始 endmodule結(jié)束d. module的語法e. 端口定義（input output inout）f功能單元assign always module map(模塊調(diào)用)2 基本運(yùn)算符算術(shù)運(yùn)算符（+ - * /）邏輯運(yùn)算符（&& |）位運(yùn)算符(| & )移位運(yùn)算符( << >>)條件運(yùn)算符( ? ：)位拼接運(yùn)算符( )

7、a=a0, a7:13 常量表示(P22) a. 二進(jìn)制 24b0000_1111_0001 8b11110000b. 十進(jìn)制 8d50, 16d65535c. 八進(jìn)制 8o10d. 十六進(jìn)制 16hff<位寬><進(jìn)制><數(shù)字><進(jìn)制><數(shù)字> 缺省寬度（具體機(jī)器系統(tǒng)決定32）<數(shù)字> 缺省十進(jìn)制x和z值4b10x016dz4 基本數(shù)據(jù)類型reg, wire , integer5. 變量a. 網(wǎng)絡(luò)數(shù)據(jù)類型(net type)網(wǎng)絡(luò)類型的變量不能儲存值，用來表示電路單元之間的物理連接；具體類型有：wire , input ,

8、output ,inoutbreg型寄存器類型是數(shù)據(jù)儲存單元的抽象。通過賦值語句改變reg型變量的值，與改變觸發(fā)器儲存的值相當(dāng)。Reg型的初始值為不定值x。cmemory型用來描述RAM，ROM，F(xiàn)IFO等電路單元內(nèi)的數(shù)據(jù)儲存結(jié)構(gòu)reg n-1:0 mem1m-1:0;reg 7:0 mem2255:0;d變量的定義reg n-1:0 name1,name2;reg name3;reg 7:4 name4;reg 3:0 name5;wiren-1:0 name6,name7;inputn-1:0 name8;output3:0 name9;inout7:4 name10;6. 基本語句a.

9、assign 連續(xù)賦值語句assign a=b&c;assign a=(rst)?1:(latch)?b:a);b. initial 初始化結(jié)構(gòu)塊使用initial結(jié)構(gòu)塊來在仿真開始時對各變量進(jìn)行初始化，或直接產(chǎn)生仿真波形initial begin.語句s;endinitial內(nèi)部的語句只會執(zhí)行一次c. always <時序控制> <語句>always 結(jié)構(gòu)塊在時序控制條件的觸發(fā)下不斷的重復(fù)執(zhí)行always #100 clk=clk;always #100/直接延時構(gòu)成時序控制條件begina1=a1+1;b1=b1+1;cin1=cin1;endalways

10、(posedge rst or posedge clk )/敏感信號動作構(gòu)成時序控制條件1beginif(rst)counter<=0;elsecounter<=counter+1;endalways (a or b or cin) count,sum=a+b+cin;c. 模塊調(diào)用語句把一個寫好的module 當(dāng)作一個元器件使用module submodule(in1,in2,out1,out2);input in1,in2;output out1,out2;.endmodulemodule topmodule(.)./signal1-8為本級模塊中的信號/in1 ,in2 ,o

11、ut1,out2為被調(diào)用模塊的輸入輸出端口名/u1,u2為實(shí)例名/submodule 為被調(diào)用模塊名(module name)submodule u1(.in1(signal1), .in2(signal2), .out1(signal3), .out2(signal4);submodule u2(.in1(signal5), .in2(signal6), .out1(signal7), .out2(signal8);/submodule u1(signal1,signal2,signal3,signal4);.endmodule模塊調(diào)用時應(yīng)注意：1 口寬度與信號寬度必須匹配2 與輸出端口連接

12、的信號類型必須是網(wǎng)絡(luò)類型（net type）（當(dāng)然不能是input）3 與輸入端口連接的信號類型可以是net type 或 reg 型 根據(jù)具體情況而定)7case 語句(casex, casez) , if_else條件語句，循環(huán)語句(for ,while)等語句（教材3948）只能出現(xiàn)在initial 或 always等塊結(jié)構(gòu)中.8. task 和 function結(jié)構(gòu) p51p549. 可綜合風(fēng)格Verilog HDL的例子例1 指令譯碼電路（書p132 7.2.2）例2 比較器 （書p134 7.2.4）例3 3-8譯碼器 （書p134 5）例4 多路器（數(shù)據(jù)選擇器）(P136 7)例5 雙向三態(tài)驅(qū)動器（P137 10）例6 帶異步復(fù)位和異步置位的鎖存器（自編）例7 移位寄存器（P138 5）例8 8位計數(shù)器設(shè)計（P139 6）例9 099 BCD計數(shù)器（自編）10. 阻塞賦值和非阻塞賦值（7.2.4）always (posedge clk)beginq1<=d;q2<=q1;q3<=q2;end正確結(jié)果always (posedge clk)beginq1=d;q2=q1;q3=q2;end錯誤的綜合結(jié)