Interlaken技術(shù)_新一代數(shù)據(jù)包互連協(xié)議_白皮書

1、In terlake n技術(shù) 新一代數(shù)據(jù)包互連協(xié)議白皮書2010-11-12 23:41:36|分類：In terlake n | 標(biāo)簽：| 字號大中小訂閱1.0摘要串行技術(shù)提高了先進通信設(shè)備的設(shè)備互連帶寬。In terlake n是一項為實現(xiàn)高帶寬及可靠的包傳輸而優(yōu)化的互連協(xié)議。該協(xié)議使用多個串行，在器件間建立邏輯連接，并利用多通道、背壓能力和數(shù)據(jù) 完整性保護，提升通信設(shè)備的性能。該白皮書概述In terlake n的特點和實施案例研究。2.0設(shè)計目標(biāo) 2.1協(xié)議描述傳統(tǒng)上，具有千兆位級吞吐量的器件的數(shù)據(jù)總線速率約為每管腳100 Mbpso差分信號技術(shù)將該帶寬增加了接近 10倍，達(dá)至每對管腳

2、800 Mbps,從而使器件的吞吐量達(dá)到10 Gbps。具有時鐘和數(shù)據(jù)恢復(fù) 功能的新串行技術(shù)，又將帶寬增加了 10倍，達(dá)至每對管腳6 Gbps, 從而使器件的數(shù)據(jù)流速率達(dá)到數(shù)十 Gbps 相比之前的協(xié)議，該協(xié)議 可減少了 90%的IO管腳和PCB線路。該協(xié)議利用最先進的串行技術(shù)，以實現(xiàn)通信系統(tǒng)器件間基于包傳 輸模式的，高速、健壯、靈活的接口，實現(xiàn)通信系統(tǒng)器件之間的包傳 輸。2.2帶寬圍In terlake n不存在固有上限，但主要用于|l0 Gbps至100 Gbps的連接。如此寬的帶寬圍，令該協(xié)議可適用于多項應(yīng)用，并允許后 向兼容多代設(shè)備。In terlake n適用于在以下設(shè)備中實施：具有

3、多個10 Gbps 端口的 MAC OC-768 SONET framer 下一代 100 Gb 以太網(wǎng) 集成電路和100 Gbps switch fabric與包處理器。2.3擴展性In terlake n具有在不同數(shù)量的通道上運行的能力，從而可實現(xiàn)其擴展性。以下兩個參數(shù)決定了連接帶寬的大小：1.接口的串行通道數(shù)量In terlake n接口可使用任意數(shù)量的串行（或“通道”）。| |有效帶寬與通道數(shù)量直接相關(guān)。例如，如圖1所示，當(dāng)按相同的單通道速度運行時，8-通道接口可承載的有效載荷是 4通道接口的兩倍。有效帶寬與通道散成比例JOGbpsS3SK測;恤第3展ClOGbpsICmm4lH；hp

4、s第編1CnnaoGbs 第2層1LlOGbiw第牢IC2.各通道的頻率有效帶寬還與各通道比特率直接成比例。例如，若通道數(shù)相同,3.125 Gbps端口可承載6.25 Gbps端口一半的有效載荷。由于可通過增加通道數(shù)量或單通道比特率提高帶寬，In terlake n 是一個非常易于擴展的接口。 例如，如圖2所示，容 量為40 Gbps的IC可使用8通道與其它的40 Gbps IC連接，使用 4通道與20 Gbps IC連接，以及使用2通道與10 Gbps設(shè)備連接。因此，不同容量的IC可實現(xiàn)互操作，從而實現(xiàn)后向兼容。Interlaken的高度靈活性實理不P1窖的IC相互連接2.4靈活性In te

5、rlake n 可在不同數(shù)量的通道上運行，為器件互連提供高度 的靈活性。單個物理接口中不同容量的IC可分成多個低速的物理 接口。例如，如圖3所示，8個物理通道可組成一個40 Gbps接 口、2個20 Gbps接口，或4個10 Gbps接口。 因此，根據(jù)該示 例，高帶寬的IC可連接至多個低帶寬IC,從而增加系統(tǒng)的端口數(shù) 量。Interlaken的高度靈活性.可實現(xiàn)務(wù)種蛙接選擇4DGhps 第班IC4(K；hps 萬嘛IC4ncbps沁：IC2.5通道化在許多應(yīng)用中，必須在物理接口中提供多個邏輯通道。 例如， 不同的通道可用于承載發(fā)送到不同的物理端口、 SONE邏輯通道的通 信業(yè)務(wù)，或者承載不同優(yōu)

6、先級的通信業(yè)務(wù)。In terlake n旨在為256個通道提供固有支持，通過使用雙用通 道字段擴展，最多可擴展至64 K個通道，從而滿足大多數(shù)應(yīng)用要求。2.6彈性任何一種串行都會出現(xiàn)比特誤差。In terlake n每次傳輸都采用強大的循環(huán)冗余校驗（CRC）保護，以避免加擾導(dǎo)致的誤碼增生，從而 將比特誤差的影響降至最低。每一個串行的運行狀況都可持續(xù)透明地監(jiān)控。3.0功能性3.1數(shù)據(jù)條帶化，實現(xiàn)擴展性接口數(shù)據(jù)分割方式?jīng)Q定接口提高帶寬的難度。In terlake n 基于 分布在所有通道上的8字節(jié)字傳輸。 通道數(shù)量越多，在各間隔之間 傳輸?shù)淖志驮蕉唷Ｓ捎诎?字節(jié)步進傳輸，且接口支持多個通道，因此可

7、顯著提高帶寬。3.2可突發(fā)，實現(xiàn)低延時通過接口傳輸數(shù)據(jù)包有兩種基本方法；交錯傳輸與非交錯傳輸。?非-交錯數(shù)據(jù)包傳輸數(shù)據(jù)包的傳輸始終是在另一個通道開始傳輸前完成（見圖5）« $«傳輸?shù)?通遭第Z通道211二i L:21 1 1矣瓚逋期誦畜由于要發(fā)送全長型數(shù)據(jù)包，因此數(shù)據(jù)包在一個通道傳輸?shù)耐瑫r，接口兩端的緩沖器必須能夠接受其它通道上的數(shù)據(jù)。由于完整的數(shù)據(jù)包在發(fā)送時沒有分割，因此在接收端無需重新組合數(shù)據(jù)包。?數(shù)據(jù)包交錯傳輸：各通道在轉(zhuǎn)移至下一個通道前，只傳輸數(shù)據(jù)包的小塊碎片（見圖6）。交錯傳捕笫1週遒第吾祐藍(lán)第4逋逋一旦出現(xiàn)數(shù)據(jù)，便以小突發(fā)方式傳輸，可將緩沖器-容量需求減 至最少

8、，從而減少接口延時。In terlake n 必須支持非交錯傳輸與交錯傳輸，這一點非常重要， 因為不同的應(yīng)用，需要選擇最合適的傳輸方式。3.3通道化In terlake n 設(shè)計可輕松支持多通道或多端口應(yīng)用。突發(fā)控制字包含一個通道域，該域就是正在通過接口傳輸數(shù)據(jù)的通道或者端口的 ID號。通過該機制，In terlake n可支持多種應(yīng)用。在低價值但仍普遍存在的應(yīng)用中，單端口或單通道在接口傳輸， 每次傳輸突發(fā)一次，而通道字段始終設(shè)置為相同的值。更為典型的應(yīng)用可能屬24-端口以太網(wǎng)MAC在該情況下，各端口上的通信量可 使用In terlake n 接口特有的通道ID發(fā)送。在最末端，通過使用結(jié) 合標(biāo)

9、準(zhǔn)的8-位通道字段的雙用字段，可支持能支持?jǐn)?shù)千個通道的應(yīng) 用。這樣，該協(xié)議最高可支持64 K個通道。即便是對于諸如高度 通道化的SONET/SDI接口等最苛刻的應(yīng)用，這也足以應(yīng)對。突發(fā)控制字的組成如圖7所示（突出顯示通道與雙用字段）。S 7黑有通追宇蓋的樊謎搜制字1 D窮it檸衛(wèi)淸猝剜1遹詛CRC243.4流量控制數(shù)據(jù)包接口所需的另一個重要工具是背壓或流量控制。由于In terlake n 般與線接口異步運行，且為許多通道承載數(shù)據(jù)包，因 此，為防止緩沖器溢出，實現(xiàn)板載設(shè)備之間的速率匹配，必須進行某 種流量控制。In terlake n提供簡單的開關(guān)指示（通常稱為 Xon /Xoff ），指示傳

10、輸端何時停止發(fā)送數(shù)據(jù)包。In terlake n終端設(shè)備一般都帶有單通道緩沖器，并具有可編程的流量控制閾值。當(dāng)緩沖器被填充至高于其閾值時，終端設(shè)備將Xoff發(fā)送至In terlake n源設(shè)備，指示該情況。此時，源設(shè)備停止向該通道發(fā)送通信量。類似地，一旦緩沖器排空至低于其閾值，終端設(shè)備向In terlake n 源設(shè)備發(fā)送Xon,指示 源設(shè)備再次開始向該通道發(fā)送通信量。在設(shè)置緩沖器大小和閾值時，必須考慮通道速率、流量控制延時、 源調(diào)度響應(yīng)和其它因素。如果閾值與緩沖器深度正確設(shè)置，將不會有 數(shù)據(jù)包丟失在終端設(shè)備中，線路始終得到充分利用。In terlake n有兩種方法發(fā)送Xon /Xoff流量

11、控制信息。帶流量控制是在突發(fā)控制字中執(zhí)行(見 圖8), 一般用于源設(shè)備與終端設(shè)備 位于相同設(shè)備時的雙向應(yīng)用。圏8具脅流腔釗宇段的雲(yún)境控制宇10黑發(fā)樓巾iKflJCRC24帶外流量控制在簡單的3-位總線上執(zhí)行。當(dāng)應(yīng)用為單向時，或源設(shè)備與終端設(shè)備不在同一設(shè)備中時，該控制更為有效。圖9顯示帶外流量控制總線。FCCLKIC_OAiAF_SYNC3.5數(shù)據(jù)完整性必須偵測出因潛在的串行器/解串器(SerDes)誤碼率而導(dǎo)致的錯誤，以防止系統(tǒng)傳輸已被破壞的數(shù)據(jù)包。In terlake n 采用CRC24多項式，以保護每一個數(shù)據(jù)包突發(fā)。該多項式可檢測In terlake n256 字節(jié)以下突發(fā)的所有一位、雙位

12、、三位、 四位錯誤及所有奇數(shù)錯誤。CRC24還可檢測出長度為24位以下的所有突發(fā)錯誤。圖10顯示CRC24單個突發(fā)圍（注意一個突發(fā)將在許 多通道分割）。CRC24突發(fā)范擁3.6元幀由于控制字與數(shù)據(jù)字在現(xiàn)有串行通道分割，因此各通道將這些字封裝至其自帶的“元幀”。如圖11所示，元幀包括同步字、擾頻器狀態(tài)字、跳脫字與診斷字。I £益X*踣I簡20X宇160C0字節(jié)3.7采用同步字，實現(xiàn)通道對齊數(shù)據(jù)在一個In terlake n接口的所有通道一次性分割為 8個字節(jié)。為對齊接口接收端的數(shù)據(jù)，同步字同時在所有通道上發(fā)送。作為元幀的一部分，同步字是一個唯一、規(guī)則的模型，它允許接收器在 找到它后，校

13、正所有通道。同步字標(biāo)記出所有通道共同的對齊點，從而使接收器可以校正通道。可設(shè)定元幀同步字插入的頻率。3.8加擾In terlake n 使用擾頻器為接收器提供充分的時鐘轉(zhuǎn)換，以便恢 復(fù)傳輸時鐘。 為防止接收器出現(xiàn)誤碼增殖，應(yīng)選擇置位/復(fù)位擾頻 器，自同步擾碼器。 若同時出現(xiàn)誤碼增殖和許多 SerDes通道數(shù)據(jù)分 割，將很難確保充分檢測出出錯的數(shù)據(jù)包。使用置位/復(fù)位擾頻器，接收器端的誤碼將不會倍增，從而易于 檢測出錯誤。由于In terlake n 使用置位/復(fù)位擾頻器，因此必須存 在一種將接收器與擾頻器狀態(tài)同步的方法。作為元幀擾頻器狀態(tài)字的一部分，擾頻器狀態(tài)字前置入接收器。接收器使用恢復(fù)后的擾

14、頻器狀態(tài)與其擾頻器同步，然后解-擾數(shù)據(jù)流。3.9跳脫字在In terlake n 轉(zhuǎn)發(fā)器中，發(fā)送和接收接口的運行速度可能略微 不同。為適應(yīng)這一情形，元幀包括一個或多個跳脫字。如果發(fā)送接口的運行速度略低于接收接口，這些跳脫字可能會被刪除。反之，如果發(fā)送接口的運行速度略高于接收接口，可能會向元幀添加額外的跳脫字。這可以讓In terlake n 補償系統(tǒng)的時鐘差異。3.10調(diào)試與診斷當(dāng)接口由多個高速SerDes組成時，在最初啟動以及調(diào)試故障接 口時可能會帶來許多問題。偵探高速SERDE以除錯，此舉即便不是不可能，也是非常困難的。所以基于 SERDE的通信協(xié)議在設(shè)計時候 就必須考慮除錯能力，這非常關(guān)

15、鍵。In terlake n 在每個SerDes通道上都具有置的測試模型和偽隨機位序列（PRBS）性能，以提高各通道的測試和調(diào)試能力。此外，該協(xié)議還可在元幀包含的數(shù)據(jù)的基礎(chǔ)上計算單通道CRC32該功能可讓個別SerDes通道免受錯誤影響。In terlake n協(xié)議非常靈活，可刪除通道束中長久存在的壞通道。包括突發(fā)級CRC24 （保護所有通道分割的數(shù)據(jù)）在，該功能全部適用。圖12顯示CRC32元幀圍（注 意這是單通道圍）。匚豈丄診斷范躍3.11交流耦合高速交流耦合SerDes接口帶來許多電氣方面的挑戰(zhàn)。挑戰(zhàn)之一是必須保持線路直流平衡，以便接收器可正確解碼高速流。諸如8B/10B等編碼可在非常短

16、的時間保持直流的平衡（幾個10B符號）< 諸如64B/66B等其他編碼會對數(shù)據(jù)進行擾碼，只能在統(tǒng)計上保持直 流平衡。如果編碼不平衡，接收器端將出現(xiàn)偏移（稱為基線漂移）<此電壓偏移與連接裕度有關(guān)，可能會導(dǎo)致線路出錯。模擬顯示，使 用類似64B/66B的編碼，直流可能失衡數(shù)千位。對于某些而言，由 此造成的直流偏移可能不是問題， 但是對于要求更高的來說，可能不 能容忍這樣的偏移。由于In terlake n 設(shè)計用于許多不同的應(yīng)用，該編碼(此處指 64B/67B)中額外的倒置位已經(jīng)添加入?yún)f(xié)議中，以便更好地控制直流 平衡。該額外的倒置位可以讓協(xié)議將直流平衡保持在正負(fù)65位不等的圍。3.12

17、知識產(chǎn)權(quán)核心In terlake n發(fā)展成為開放式業(yè)界標(biāo)準(zhǔn)，關(guān)鍵之處在于第三方知識產(chǎn)權(quán)(IP)核心可輕松整合至客戶設(shè)計中。與系統(tǒng)數(shù)據(jù)包接口第4級第2階段(SPI4.2)相比，Interlaken IP核心更易于整合，易于制作原型，以及兼容未來產(chǎn)品。憑借In terlake n 協(xié)議多個特征，可輕松整合第三方IP核心。SPI4.2協(xié)議導(dǎo)致的一個普遍問題是，包結(jié)束碎片較短與部數(shù)據(jù)路徑 較寬，造成接收器帶寬出現(xiàn)短期嚴(yán)重不足。In terlake n通過定義“最短突發(fā)”參數(shù)和“調(diào)度增強”，在不降低帶寬效率的情況下減少控制字之間的時間，從而避免該問題的出現(xiàn)。In terlake n還增加了速率設(shè)備所需的

18、緩沖量。讓Interlaken IP易于整合的另一個關(guān)鍵是對錯誤檢測、統(tǒng)計計數(shù)器與延時參數(shù)的標(biāo)準(zhǔn)化提出建議。最后，通過將協(xié)議IP與SerDes塊完全分離，評估現(xiàn)有SerDes技術(shù)(而不是重新設(shè)計IP核 心)后，便可將In terlake n設(shè)計移植到新的專用集成電路(ASIC)技術(shù)。In terlake n 可在ASIC銷售商或FPGA銷售商提供的高速SerDes的基礎(chǔ)上構(gòu)建。這樣，現(xiàn)場可編程門陣列(FPGA)原型設(shè)計 可使用最終ASIC產(chǎn)品所使用的相同In terlake n IP核心。同樣，使 用FPGA與 ASIC構(gòu)建的系統(tǒng)將可在其所有設(shè)備中使用相同的IP核 心，提高IP與其相關(guān)固件的重

19、復(fù)使用率。4.0案例研究目前25 Gbps產(chǎn)品設(shè)計一般使用兩個并行 SPI4.2接口。該方 法的主要不足在于它在雙向接口上使用超過 150個I/O管腳和板線 路。在相同芯片面積下，In terlake n 接口只需16個I/O管腳即可 提供25 Gbps帶寬，以及4個速率達(dá)到6.25 Gbps的雙向SerDes通道。即便在更高帶寬時，In terlake n在芯片面積與管腳數(shù)量方面仍具有優(yōu)勢，是新型產(chǎn)品設(shè)計的優(yōu)先選擇。In terlake n 協(xié)議的擴展性與目前的CMOS技術(shù)良好匹配。 有些 邏輯單元與SerDes各通道功能性相關(guān)。這包括64/67編碼、元幀創(chuàng)建、接收器同步、以及 SerDes本身。單通道邏輯單元可獨立于 其它通道，并與其他通道并行運行。因此，該部分邏輯可大致按照同一時鐘速度運行，與其是否用于 4通道25 Gbps接口或是用于20 通道125 Gbps接口無關(guān)。 通過該部分設(shè)計的32位數(shù)據(jù)路徑可在 200 MHz下運行，但仍支持125 Gbps設(shè)計帶寬。 反之，時鐘速率 低，則可以更為輕松地實現(xiàn)時序收斂和降低功耗。產(chǎn)品若要提高帶寬，邏輯模塊必須插入控制字以產(chǎn)生In terlake n 突發(fā)，計算突發(fā)CRC24并分割SerDes可用通道的數(shù)據(jù)。有些設(shè)計人員