實(shí)驗(yàn)四 八位七段數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì)

1、 八位七段數(shù)碼管動(dòng)態(tài)顯示電路的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?、 了解數(shù)碼管的工作原理。2、 學(xué)習(xí)七段數(shù)碼管顯示譯碼器的設(shè)計(jì)。3、 學(xué)習(xí)VHDL的CASE語句及多層次設(shè)計(jì)方法。二、 實(shí)驗(yàn)原理七段數(shù)碼管是電子開發(fā)過程中常用的輸出顯示設(shè)備。在實(shí)驗(yàn)系統(tǒng)中使用的是兩個(gè)四位一體、共陰極型七段數(shù)碼管。其單個(gè)靜態(tài)數(shù)碼管如下圖4-4-1所示。圖4-1 靜態(tài)七段數(shù)碼管由于七段數(shù)碼管公共端連接到GND（共陰極型），當(dāng)數(shù)碼管的中的那一個(gè)段被輸入高電平，則相應(yīng)的這一段被點(diǎn)亮。反之則不亮。共陽極性的數(shù)碼管與之相么。四位一體的七段數(shù)碼管在單個(gè)靜態(tài)數(shù)碼管的基礎(chǔ)上加入了用于選擇哪一位數(shù)碼管的位選信號(hào)端口。八個(gè)數(shù)碼管的a、b、c、d、e、

2、f、g、h、dp都連在了一起，8個(gè)數(shù)碼管分別由各自的位選信號(hào)來控制，被選通的數(shù)碼管顯示數(shù)據(jù)，其余關(guān)閉。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成的任務(wù)是在時(shí)鐘信號(hào)的作用下，通過輸入的鍵值在數(shù)碼管上顯示相應(yīng)的鍵值。在實(shí)驗(yàn)中時(shí)，數(shù)字時(shí)鐘選擇1024HZ作為掃描時(shí)鐘，用四個(gè)撥動(dòng)開關(guān)做為輸入，當(dāng)四個(gè)撥動(dòng)開關(guān)置為一個(gè)二進(jìn)制數(shù)時(shí)，在數(shù)碼管上顯示其十六進(jìn)制的值。四、 實(shí)驗(yàn)步驟1、 打開QUARTUSII軟件，新建一個(gè)工程。2、 建完工程之后，再新建一個(gè)VHDL File，打開VHDL編輯器對(duì)話框。3、 按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。4、 編寫完VHDL程序后

3、，保存起來。方法同實(shí)驗(yàn)一。5、 對(duì)自己編寫的VHDL程序進(jìn)行編譯并仿真，對(duì)程序的錯(cuò)誤進(jìn)行修改。6、 編譯仿真無誤后，根據(jù)用戶自己的要求進(jìn)行管腳分配。分配完成后，再進(jìn)行全編譯一次，以使管腳分配生效。7、 根據(jù)實(shí)驗(yàn)內(nèi)容用實(shí)驗(yàn)導(dǎo)線將上面管腳分配的FPGA管腳與對(duì)應(yīng)的模塊連接起來。如果是調(diào)用的本書提供的VHDL代碼，則實(shí)驗(yàn)連線如下：CLK：FPGA時(shí)鐘信號(hào)，接數(shù)字時(shí)鐘CLOCK3，并將這組時(shí)鐘設(shè)為1024HZ。KEY3.0：數(shù)碼管顯示輸入信號(hào)，分別接撥動(dòng)開關(guān)的S4，S3，S2，S1。LEDAG6.0：數(shù)碼管顯示信號(hào)，接數(shù)碼管的G、F、E、D、C、B、A。SEL2.0：數(shù)碼管的位選信號(hào)，接數(shù)碼管的SEL

4、2、SEL1、SEL0。8、 用下載電纜通過JTAG口將對(duì)應(yīng)的sof文件加載到FPGA中。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。五、 實(shí)驗(yàn)現(xiàn)象與結(jié)果以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，將數(shù)字信號(hào)源模塊的時(shí)鐘選擇為1464HZ，撥動(dòng)四位撥動(dòng)開關(guān)，使其為一個(gè)數(shù)值，則八個(gè)數(shù)碼管均顯示撥動(dòng)開關(guān)所表示的十六進(jìn)制的值。六、源代碼library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity smg is port( clk : in std

5、_logic; -定義動(dòng)態(tài)掃描時(shí)鐘信號(hào) k : in std_logic_vector(3 downto 0); -定義四位輸入信號(hào) ledag : out std_logic_vector(6 downto 0); -定義七位輸出信號(hào) del : buffer std_logic_vector(2 downto 0) -定義八位數(shù)碼管位置顯示信號(hào) ); end smg;architecture beha of smg is Signal key:std_logic_vector(3 downto 0); beginprocess(clk) variable dount : std_logic

6、_vector(2 downto 0); begin if clk'event and clk='1' then -檢測(cè)時(shí)鐘上升沿 dount:=dount+1; -計(jì)數(shù)器dount累加 end if; del<=dount; end process;process(del,k) begin case (del) is when "000"=>key<=k;-+"0000" when "001"=>key<=k;-+"0001" when "010&q

7、uot;=>key<=k;-+"0010" when "011"=>key<=k;-+"0011" when "100"=>key<=k;-+"0100" when "101"=>key<=k;-+"0101" when "110"=>key<=k;-+"0110" when "111"=>key<=k;-+"011

8、1" end case; end process;process(key) begin case key is when "0000" => ledag <="0111111" when "0001" => ledag <="0000110" when "0010" => ledag <="1011011" when "0011" => ledag <="1001111" whe

9、n "0100" => ledag <="1100110" when "0101" => ledag <="1101101" when "0110" => ledag <="1111101" when "0111" => ledag <="0000111" when "1000" => ledag <="1111111" when &qu

10、ot;1001" => ledag <="1101111" when "1010" => ledag <="1110111" when "1011" => ledag <="1111100" when "1100" => ledag <="0111001" when "1101" => ledag <="1011110" when "1110&