可編程邏輯器件

1、第八章 可編程邏輯器件第八章第八章 可編程邏輯器件可編程邏輯器件可編程邏輯器件可編程邏輯器件 ( Programmable Logic Device ) 簡稱簡稱PLD，是一種通用大規(guī)模集成電路，用于，是一種通用大規(guī)模集成電路，用于LSI和和VLSI設計中，設計中，采用軟件和硬件相結合的方法設計所需功能的數(shù)字系統(tǒng)。采用軟件和硬件相結合的方法設計所需功能的數(shù)字系統(tǒng)。PLD的優(yōu)點：價格較便宜，操作簡便，修改方便的優(yōu)點：價格較便宜，操作簡便，修改方便PLD的分類：的分類：根據(jù)有無寄存功能：根據(jù)有無寄存功能： 可編程組合邏輯器件可編程組合邏輯器件 可編程時序邏輯器件?？删幊虝r序邏輯器件。按內(nèi)部電路組成

2、：按內(nèi)部電路組成： PLA（可編程邏輯陣列）（可編程邏輯陣列） PGA（可編程門陣列）（可編程門陣列）按編程方式：按編程方式： 熔絲編程熔絲編程 光擦編程光擦編程 電擦編程電擦編程 在線編程在線編程可擦除可擦除PLA和可擦除和可擦除PGA統(tǒng)稱為可擦除統(tǒng)稱為可擦除PLD簡稱簡稱EPLD8.1 可編程邏輯陣列可編程邏輯陣列 PLA （Programmable Logic Array）與陣列輸出與陣列輸出 + 或陣列輸出或陣列輸出 任一邏輯函數(shù)都可用任一邏輯函數(shù)都可用“與或與或”式表示，即任何邏輯函數(shù)都可以式表示，即任何邏輯函數(shù)都可以用一個與門陣列與一個或門陣列來實現(xiàn)。用一個與門陣列與一個或門陣列來

3、實現(xiàn)。由與陣列和或陣列組成的電路叫做邏輯陣列由與陣列和或陣列組成的電路叫做邏輯陣列LA 固定固定LA ROM（不可編程）（不可編程）邏輯陣列邏輯陣列LA PROM（或陣列可編程）（或陣列可編程） PLA PAL（與陣列可編程）（與陣列可編程） FPLA（與、或陣列皆可編程）（與、或陣列皆可編程）PLA同同PROM一樣，可用熔絲編程，一樣，可用熔絲編程，也可用也可用NMOS，CMOS工藝的光擦和電擦編程。工藝的光擦和電擦編程。&熔絲全保留的簡化符號熔絲全保留的簡化符號熔絲全保留或燒斷熔絲全保留或燒斷異或門異或門&11AB 1&11VCCHLLHHL8.2 現(xiàn)場可編程邏輯陣

4、列現(xiàn)場可編程邏輯陣列 FPLA （Field Programmable Logic Array）用用ROM實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，實現(xiàn)邏輯函數(shù)時，地址譯碼器的每個輸出都為一條字線，不能減少。輸出函數(shù)為標準的與或表達式。不能減少。輸出函數(shù)為標準的與或表達式。為減小芯片面積，簡化譯為減小芯片面積，簡化譯碼器，使輸出函數(shù)為最簡碼器，使輸出函數(shù)為最簡的與或表達式，采用的與或表達式，采用FPLA。（見。（見例例1）FPLA與觸發(fā)器配合可構與觸發(fā)器配合可構成時序邏輯電路（見例成時序邏輯電路（見例2）FPLA規(guī)格用輸入變量數(shù)、規(guī)格用輸入變量數(shù)、與邏輯陣列的輸出端數(shù)、與邏輯陣列的輸出

5、端數(shù)、或邏輯陣列的輸出端數(shù)三或邏輯陣列的輸出端數(shù)三者的乘積表示。者的乘積表示。用戶可進行一次編程，使用方便（熔絲型）；用戶可進行一次編程，使用方便（熔絲型）；也可用疊柵注入也可用疊柵注入式式MOS管作為存儲單元，如同管作為存儲單元，如同UVEPROM例例1CBCDAFDCBAACDCABF21DCW1W2W3F1F2D2D1ENW4W7W9W10W5W6W8W11W12W14W15W13BAW04142DCW1W2W3F1F2D2D1ENW7W10W6W8W12BAW0492CBCDAFDCBAACDCABF21472DCW1W2W3F1F2D2D1ENW4W5W7BAW6例例2用用FPLA與

6、與D觸發(fā)器實現(xiàn)觸發(fā)器實現(xiàn)8421BCD計數(shù)器計數(shù)器8.4.2.1BCD 計計 數(shù)數(shù) 器器 狀狀 態(tài)態(tài) 表表 現(xiàn)現(xiàn) 在在 狀狀 態(tài)態(tài) 下下 一一 個個 狀狀 態(tài)態(tài) （ D 輸輸 入入 ） 十十 進進制制 QD QC QB QA QD (DD) QC(DC) QB(DB) QA(DA) 0 0 0 0 0 0 0 0 1 1 0 0 0 1 0 0 1 0 2 0 0 1 0 0 0 1 1 3 0 0 1 1 0 1 0 0 4 0 1 0 0 0 1 0 1 5 0 1 0 1 0 1 1 0 6 0 1 1 0 0 1 1 1 7 0 1 1 1 1 0 0 0 8 1 0 0 0 1 0

7、0 1 9 1 0 0 1 0 0 0 0 10 1 0 1 0 11 1 0 1 1 12 1 1 0 0 13 1 1 0 1 14 1 1 1 0 15 1 1 1 1 畫出卡諾圖畫出卡諾圖 QBQAQDQC00011110000000010010111010 QBQAQDQC00011110000010011101111000 QBQAQDQC0 00 11 11 00 001010 101011 11 000 QBQAQDQC0 00 11 11 00 010010 110011 11 010ABCADDnDQQQQQQD1ABCBCACCnCQQQQQQQQD1ABABDBnBQQ

8、QQQQD1AAnAQQD1ABCADQQQWQQW21ABCACBCQQQWQQWQQW543ABDABQQQWQQW76AQW8陣列圖陣列圖484QAW1W2W3W4W5W7W6W8DDDDQBQCQDCPR雙極型雙極型PAL：熔斷法：熔斷法CMOSPAL：可多次擦除（紫外線擦除）：可多次擦除（紫外線擦除）PAL和觸發(fā)器可構成時序電路和觸發(fā)器可構成時序電路8.3 可編程陣列邏輯可編程陣列邏輯 （Programmable Array Logic，PAL） PAL的基本組成包括：輸入互補緩沖的基本組成包括：輸入互補緩沖;可編程與陣列；可編程與陣列；固定或陣列；特定的輸出電路固定或陣列；特定的輸

9、出電路;尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接尚未編程之前，與邏輯陣列的所有交叉點均有熔絲接通。編程即是將有用的熔絲保留，無用的熔絲熔斷。通。編程即是將有用的熔絲保留，無用的熔絲熔斷。P A L ， P L A和和R O M的的 比比 較較與與 陣陣或或 陣陣P A L可可 編編不不 可可 編編P L A可可 編編可可 編編R O M不不 可可 編編可可 編編一、一、PAL的基本電路結構的基本電路結構最簡單的最簡單的PAL電路結構形式，包含一個可編程的與邏輯陣列電路結構形式，包含一個可編程的與邏輯陣列和一個固定的或邏輯陣列。和一個固定的或邏輯陣列。編程后的編程后的PAL電路電路2121

10、3212134143322124214314323211IIIIYIIIIYIIIIIIIIYIIIIIIIIIIIIY二、二、PAL的幾種輸出電路結構和反饋形式的幾種輸出電路結構和反饋形式1. 專用輸出結構：輸出端是與或門，與或非門或者互補輸出結構，專用輸出結構：輸出端是與或門，與或非門或者互補輸出結構，即所有設置的輸出端只能作輸出用。有即所有設置的輸出端只能作輸出用。有PAL10H8、PAL14H4、PAL10L8、PAL14L4、PAL16C1等。等。2. 可編程輸入可編程輸入/輸出結構：輸出結構：PAL16L8、PAL20L10等等3. 寄存器輸出結構：寄存器輸出結構：輸出三態(tài)緩沖（由

11、與邏輯陣列控制）輸出三態(tài)緩沖（由與邏輯陣列控制）輸出信號互補反饋到與邏輯陣列中輸出信號互補反饋到與邏輯陣列中用途：產(chǎn)生復雜的組合邏輯函數(shù)用途：產(chǎn)生復雜的組合邏輯函數(shù) 在輸出端插入在輸出端插入D觸發(fā)器陣列觸發(fā)器陣列狀態(tài)及輸出均互補反饋到與邏輯陣列中狀態(tài)及輸出均互補反饋到與邏輯陣列中輸出三態(tài)緩沖由公共控制線控制輸出三態(tài)緩沖由公共控制線控制用途：組成各類時序邏輯電路用途：組成各類時序邏輯電路5. 運算選通輸出結構運算選通輸出結構4. 異或輸出結構異或輸出結構PAL規(guī)格：規(guī)格：PAL-輸入量輸入量-結構結構-輸出量輸出量例：例：PAL14H4 14輸入輸入 4輸出輸出 輸出正變量輸出正變量 專用輸出結

12、構專用輸出結構 PAL16R4 16輸入輸入 4輸出輸出 輸出反變量輸出反變量 寄存器輸出結構寄存器輸出結構應用舉例：應用舉例： 專用輸出結構專用輸出結構-實現(xiàn)組合邏輯實現(xiàn)組合邏輯設計要點：設計要點：計算輸出邏輯的最簡與或式計算輸出邏輯的最簡與或式選擇選擇PAL器件：器件：輸入端輸入端 輸出端輸出端 每個輸出所含與項數(shù)量每個輸出所含與項數(shù)量進行相應編程連接，去除未使用的與門進行相應編程連接，去除未使用的與門寄存器輸出結構寄存器輸出結構-實現(xiàn)時序邏輯實現(xiàn)時序邏輯設計要點：設計要點：計算各狀態(tài)方程（驅動方程）的最簡與或式計算各狀態(tài)方程（驅動方程）的最簡與或式選擇選擇PAL器件：器件：輸入端輸入端

13、輸出端輸出端 每個輸出所含與項數(shù)量每個輸出所含與項數(shù)量觸發(fā)器數(shù)量觸發(fā)器數(shù)量進行相應編程連接，去除未使用的與門進行相應編程連接，去除未使用的與門三、三、PALPAL的應用的應用例例1：用：用PAL器件設計一個數(shù)值判別電路。要求判斷器件設計一個數(shù)值判別電路。要求判斷4位二進制數(shù)位二進制數(shù)DCBA的的大小屬于大小屬于05、6 10、11 15三個區(qū)間的哪一個之內(nèi)。三個區(qū)間的哪一個之內(nèi)。DBADCYACDBCDCBDYBDCDY210三、三、PALPAL的應用的應用例例1：用：用PAL器件設計一個數(shù)值判別電路。要求判斷器件設計一個數(shù)值判別電路。要求判斷4位二進制數(shù)位二進制數(shù)DCBA的的大小屬于大小屬于

14、05、6 10、11 15三個區(qū)間的哪一個之內(nèi)。三個區(qū)間的哪一個之內(nèi)。十進制數(shù)十進制數(shù)二進制數(shù)二進制數(shù)Y0Y1Y2DCBA00000100100011002001010030011100401001005010110060110010701110108100001091001010101010010111011001121100001例2 用PAL設計一個4位循環(huán)碼計數(shù)器，并要求所設計的計數(shù)器具有置零和對輸出進行三態(tài)控制的功能。CPY3Y2Y1Y0CQ3Q2Q1Q0C0000001111110001011101200110110013001001101140110010011501110100

15、0160101010101701000101118110000011191101000101101111000001111110000011121010001011131011001001根據(jù)上表畫出根據(jù)上表畫出4個觸發(fā)器次態(tài)的卡諾圖，化簡后個觸發(fā)器次態(tài)的卡諾圖，化簡后8.4 通用陣列邏輯通用陣列邏輯 GAL（General Array Logic）GAL是第二代的是第二代的PAL，是一種，是一種寄存寄存PLA器件器件。基本結構：輸入互補緩沖基本結構：輸入互補緩沖,與或陣列（可編與、固定或）與或陣列（可編與、固定或）,可編程可編程的輸出電路的輸出電路輸出電路結構：通用宏單元輸出電路結構：通用宏

16、單元OLMC（可編程）（可編程）工藝：工藝：E2CMOS擦除方式：采用電可擦除的擦除方式：采用電可擦除的CMOS制作制作特點：通用性較強，高速，低耗，使用方便特點：通用性較強，高速，低耗，使用方便GAL器件是美國器件是美國Lattice公司公司1985年首先推出的，目前主要有年首先推出的，目前主要有5種種型號：型號：GAL16V8 GAL20V8 ispGAL16Z8 ispGAL20V10 GAL39V18一、一、GAL的電路結構：的電路結構：GAL由可編程與陣列、固定或陣列、由可編程與陣列、固定或陣列、OLMC及部分輸入及部分輸入/輸出緩輸出緩沖門電路組成。實際上，沖門電路組成。實際上，G

17、AL的或陣列包含在的或陣列包含在OLMC中。中。二、輸出邏輯宏單元（二、輸出邏輯宏單元（OLMC）三、工作特點：三、工作特點： 8個與或項輸入，可實現(xiàn)正個與或項輸入，可實現(xiàn)正/反相輸入（反相輸入（XOR） 可選擇直接輸出可選擇直接輸出/通過通過D觸發(fā)器輸出（觸發(fā)器輸出（OMUX） 輸出三態(tài)門可控：輸出三態(tài)門可控：4種方式（種方式（TSMUX） 反饋輸入可控：輸出反饋輸入可控：輸出/狀態(tài)狀態(tài)/其他輸入（其他輸入（FMUX）工作模式工作模式： P.424 圖圖8.4.6 專用輸入：三態(tài)門斷開，利用反饋輸入端專用輸入：三態(tài)門斷開，利用反饋輸入端 專用組合輸出：不用觸發(fā)器，不反饋，三態(tài)門常通專用組合輸

18、出：不用觸發(fā)器，不反饋，三態(tài)門常通 組合輸入組合輸入/輸出：不用觸發(fā)器，帶反饋，三態(tài)門程控輸出：不用觸發(fā)器，帶反饋，三態(tài)門程控 寄存器輸出：利用觸發(fā)器，帶反饋，三態(tài)門外控寄存器輸出：利用觸發(fā)器，帶反饋，三態(tài)門外控8.5 其它可編程邏輯器件其它可編程邏輯器件可 擦 除 的 可 編 程 邏 輯 器 件 （可 擦 除 的 可 編 程 邏 輯 器 件 （ E r a s a b l e Programmable Logic Device）工藝：工藝：UVCMOS擦除方式：加電擦除方式：加電基本結構：與或陣列（可編與、可編或）基本結構：與或陣列（可編與、可編或）輸出電路結構：輸出電路結構：OLMC可編程

19、性優(yōu)于可編程性優(yōu)于GAL特點：功耗低，集成度高（幾千門特點：功耗低，集成度高（幾千門/片），信號傳輸時間短，片），信號傳輸時間短，可預知可預知, 成本低成本低現(xiàn)場可編程門陣列現(xiàn)場可編程門陣列FPGAFPGA（Field Programmable Field Programmable Gate ArrayGate Array）工藝：工藝：CMOS-SRAM擦除方式：與擦除方式：與SRAM相同相同基本結構：邏輯單元陣列結構（可編程）基本結構：邏輯單元陣列結構（可編程）特點：功耗低，集成度高（特點：功耗低，集成度高（3萬門萬門/片），片）， 信號傳輸時間不信號傳輸時間不可預知可預知結構特點：結構特點：輸入輸入/輸出模塊（輸出模塊（IOB）